← Back to branch summary

~vcs-imports/qemu/git

« back to all changes in this revision

Viewing changes to hw/serial.c

  • Committer: pbrook
  • Date: 2006-10-22 00:18:54 UTC
  • Revision ID: git-v1:e6e5906b6e0a81718066ca43aef57515026c6624
ColdFire target.


git-svn-id: svn://svn.savannah.nongnu.org/qemu/trunk@2196 c046a42c-6fe2-441c-8c8c-71466251a162

Show diffs side-by-side

added added

removed removed

Lines of Context:
hw/serial.c
1
1
/*
2
2
 * QEMU 16450 UART emulation
3
 
 *
 
3
 * 
4
4
 * Copyright (c) 2003-2004 Fabrice Bellard
5
 
 *
 
5
 * 
6
6
 * Permission is hereby granted, free of charge, to any person obtaining a copy
7
7
 * of this software and associated documentation files (the "Software"), to deal
8
8
 * in the Software without restriction, including without limitation the rights
21
21
 * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
22
22
 * THE SOFTWARE.
23
23
 */
24
 
#include "hw.h"
25
 
#include "qemu-char.h"
26
 
#include "isa.h"
27
 
#include "pc.h"
28
 
#include "qemu-timer.h"
 
24
#include "vl.h"
29
25
 
30
26
//#define DEBUG_SERIAL
31
27
 
74
70
#define UART_LSR_OE     0x02    /* Overrun error indicator */
75
71
#define UART_LSR_DR     0x01    /* Receiver data ready */
76
72
 
77
 
/*
78
 
 * Delay TX IRQ after sending as much characters as the given interval would
79
 
 * contain on real hardware. This avoids overloading the guest if it processes
80
 
 * its output buffer in a loop inside the TX IRQ handler.
81
 
 */
82
 
#define THROTTLE_TX_INTERVAL    10 /* ms */
83
 
 
84
73
struct SerialState {
85
74
    uint16_t divider;
86
75
    uint8_t rbr; /* receive register */
94
83
    /* NOTE: this hidden state is necessary for tx irq generation as
95
84
       it can be reset while reading iir */
96
85
    int thr_ipending;
97
 
    qemu_irq irq;
 
86
    SetIRQFunc *set_irq;
 
87
    void *irq_opaque;
 
88
    int irq;
98
89
    CharDriverState *chr;
99
90
    int last_break_enable;
100
 
    target_phys_addr_t base;
 
91
    target_ulong base;
101
92
    int it_shift;
102
 
    int baudbase;
103
 
    QEMUTimer *tx_timer;
104
 
    int tx_burst;
105
93
};
106
94
 
107
 
static void serial_receive_byte(SerialState *s, int ch);
108
 
 
109
95
static void serial_update_irq(SerialState *s)
110
96
{
111
97
    if ((s->lsr & UART_LSR_DR) && (s->ier & UART_IER_RDI)) {
116
102
        s->iir = UART_IIR_NO_INT;
117
103
    }
118
104
    if (s->iir != UART_IIR_NO_INT) {
119
 
        qemu_irq_raise(s->irq);
 
105
        s->set_irq(s->irq_opaque, s->irq, 1);
120
106
    } else {
121
 
        qemu_irq_lower(s->irq);
122
 
    }
123
 
}
124
 
 
125
 
static void serial_tx_done(void *opaque)
126
 
{
127
 
    SerialState *s = opaque;
128
 
 
129
 
    if (s->tx_burst < 0) {
130
 
        uint16_t divider;
131
 
 
132
 
        if (s->divider)
133
 
          divider = s->divider;
134
 
        else
135
 
          divider = 1;
136
 
 
137
 
        /* We assume 10 bits/char, OK for this purpose. */
138
 
        s->tx_burst = THROTTLE_TX_INTERVAL * 1000 /
139
 
            (1000000 * 10 / (s->baudbase / divider));
140
 
    }
141
 
    s->thr_ipending = 1;
142
 
    s->lsr |= UART_LSR_THRE;
143
 
    s->lsr |= UART_LSR_TEMT;
144
 
    serial_update_irq(s);
 
107
        s->set_irq(s->irq_opaque, s->irq, 0);
 
108
    }
145
109
}
146
110
 
147
111
static void serial_update_parameters(SerialState *s)
157
121
    } else {
158
122
            parity = 'N';
159
123
    }
160
 
    if (s->lcr & 0x04)
 
124
    if (s->lcr & 0x04) 
161
125
        stop_bits = 2;
162
126
    else
163
127
        stop_bits = 1;
164
128
    data_bits = (s->lcr & 0x03) + 5;
165
129
    if (s->divider == 0)
166
130
        return;
167
 
    speed = s->baudbase / s->divider;
 
131
    speed = 115200 / s->divider;
168
132
    ssp.speed = speed;
169
133
    ssp.parity = parity;
170
134
    ssp.data_bits = data_bits;
171
135
    ssp.stop_bits = stop_bits;
172
136
    qemu_chr_ioctl(s->chr, CHR_IOCTL_SERIAL_SET_PARAMS, &ssp);
173
137
#if 0
174
 
    printf("speed=%d parity=%c data=%d stop=%d\n",
 
138
    printf("speed=%d parity=%c data=%d stop=%d\n", 
175
139
           speed, parity, data_bits, stop_bits);
176
140
#endif
177
141
}
180
144
{
181
145
    SerialState *s = opaque;
182
146
    unsigned char ch;
183
 
 
 
147
    
184
148
    addr &= 7;
185
149
#ifdef DEBUG_SERIAL
186
150
    printf("serial: write addr=0x%02x val=0x%02x\n", addr, val);
196
160
            s->lsr &= ~UART_LSR_THRE;
197
161
            serial_update_irq(s);
198
162
            ch = val;
199
 
            if (!(s->mcr & UART_MCR_LOOP)) {
200
 
                /* when not in loopback mode, send the char */
201
 
                qemu_chr_write(s->chr, &ch, 1);
202
 
            } else {
203
 
                /* in loopback mode, say that we just received a char */
204
 
                serial_receive_byte(s, ch);
205
 
            }
206
 
            if (s->tx_burst > 0) {
207
 
                s->tx_burst--;
208
 
                serial_tx_done(s);
209
 
            } else if (s->tx_burst == 0) {
210
 
                s->tx_burst--;
211
 
                qemu_mod_timer(s->tx_timer, qemu_get_clock(vm_clock) +
212
 
                               ticks_per_sec * THROTTLE_TX_INTERVAL / 1000);
213
 
            }
 
163
            qemu_chr_write(s->chr, &ch, 1);
 
164
            s->thr_ipending = 1;
 
165
            s->lsr |= UART_LSR_THRE;
 
166
            s->lsr |= UART_LSR_TEMT;
 
167
            serial_update_irq(s);
214
168
        }
215
169
        break;
216
170
    case 1:
235
189
            break_enable = (val >> 6) & 1;
236
190
            if (break_enable != s->last_break_enable) {
237
191
                s->last_break_enable = break_enable;
238
 
                qemu_chr_ioctl(s->chr, CHR_IOCTL_SERIAL_SET_BREAK,
 
192
                qemu_chr_ioctl(s->chr, CHR_IOCTL_SERIAL_SET_BREAK, 
239
193
                               &break_enable);
240
194
            }
241
195
        }
263
217
    default:
264
218
    case 0:
265
219
        if (s->lcr & UART_LCR_DLAB) {
266
 
            ret = s->divider & 0xff;
 
220
            ret = s->divider & 0xff; 
267
221
        } else {
268
222
            ret = s->rbr;
269
223
            s->lsr &= ~(UART_LSR_DR | UART_LSR_BI);
270
224
            serial_update_irq(s);
271
 
            if (!(s->mcr & UART_MCR_LOOP)) {
272
 
                /* in loopback mode, don't receive any data */
273
 
                qemu_chr_accept_input(s->chr);
274
 
            }
275
225
        }
276
226
        break;
277
227
    case 1:
394
344
    return 0;
395
345
}
396
346
 
397
 
static void serial_reset(void *opaque)
398
 
{
399
 
    SerialState *s = opaque;
400
 
 
401
 
    s->divider = 0;
402
 
    s->rbr = 0;
403
 
    s->ier = 0;
404
 
    s->iir = UART_IIR_NO_INT;
405
 
    s->lcr = 0;
406
 
    s->mcr = 0;
407
 
    s->lsr = UART_LSR_TEMT | UART_LSR_THRE;
408
 
    s->msr = UART_MSR_DCD | UART_MSR_DSR | UART_MSR_CTS;
409
 
    s->scr = 0;
410
 
 
411
 
    s->thr_ipending = 0;
412
 
    s->last_break_enable = 0;
413
 
    qemu_irq_lower(s->irq);
414
 
}
415
 
 
416
347
/* If fd is zero, it means that the serial device uses the console */
417
 
SerialState *serial_init(int base, qemu_irq irq, int baudbase,
418
 
                         CharDriverState *chr)
 
348
SerialState *serial_init(SetIRQFunc *set_irq, void *opaque,
 
349
                         int base, int irq, CharDriverState *chr)
419
350
{
420
351
    SerialState *s;
421
352
 
422
353
    s = qemu_mallocz(sizeof(SerialState));
423
354
    if (!s)
424
355
        return NULL;
 
356
    s->set_irq = set_irq;
 
357
    s->irq_opaque = opaque;
425
358
    s->irq = irq;
426
 
    s->baudbase = baudbase;
427
 
 
428
 
    s->tx_timer = qemu_new_timer(vm_clock, serial_tx_done, s);
429
 
    if (!s->tx_timer)
430
 
        return NULL;
431
 
 
432
 
    qemu_register_reset(serial_reset, s);
433
 
    serial_reset(s);
 
359
    s->lsr = UART_LSR_TEMT | UART_LSR_THRE;
 
360
    s->iir = UART_IIR_NO_INT;
 
361
    s->msr = UART_MSR_DCD | UART_MSR_DSR | UART_MSR_CTS;
434
362
 
435
363
    register_savevm("serial", base, 2, serial_save, serial_load, s);
436
364
 
437
365
    register_ioport_write(base, 8, 1, serial_ioport_write, s);
438
366
    register_ioport_read(base, 8, 1, serial_ioport_read, s);
439
367
    s->chr = chr;
440
 
    qemu_chr_add_handlers(chr, serial_can_receive1, serial_receive1,
441
 
                          serial_event, s);
 
368
    qemu_chr_add_read_handler(chr, serial_can_receive1, serial_receive1, s);
 
369
    qemu_chr_add_event_handler(chr, serial_event);
442
370
    return s;
443
371
}
444
372
 
445
373
/* Memory mapped interface */
446
 
uint32_t serial_mm_readb (void *opaque, target_phys_addr_t addr)
 
374
static uint32_t serial_mm_readb (void *opaque, target_phys_addr_t addr)
447
375
{
448
376
    SerialState *s = opaque;
449
377
 
450
378
    return serial_ioport_read(s, (addr - s->base) >> s->it_shift) & 0xFF;
451
379
}
452
380
 
453
 
void serial_mm_writeb (void *opaque,
454
 
                       target_phys_addr_t addr, uint32_t value)
 
381
static void serial_mm_writeb (void *opaque,
 
382
                              target_phys_addr_t addr, uint32_t value)
455
383
{
456
384
    SerialState *s = opaque;
457
385
 
458
386
    serial_ioport_write(s, (addr - s->base) >> s->it_shift, value & 0xFF);
459
387
}
460
388
 
461
 
uint32_t serial_mm_readw (void *opaque, target_phys_addr_t addr)
 
389
static uint32_t serial_mm_readw (void *opaque, target_phys_addr_t addr)
462
390
{
463
391
    SerialState *s = opaque;
464
 
    uint32_t val;
465
392
 
466
 
    val = serial_ioport_read(s, (addr - s->base) >> s->it_shift) & 0xFFFF;
467
 
#ifdef TARGET_WORDS_BIGENDIAN
468
 
    val = bswap16(val);
469
 
#endif
470
 
    return val;
 
393
    return serial_ioport_read(s, (addr - s->base) >> s->it_shift) & 0xFFFF;
471
394
}
472
395
 
473
 
void serial_mm_writew (void *opaque,
474
 
                       target_phys_addr_t addr, uint32_t value)
 
396
static void serial_mm_writew (void *opaque,
 
397
                              target_phys_addr_t addr, uint32_t value)
475
398
{
476
399
    SerialState *s = opaque;
477
 
#ifdef TARGET_WORDS_BIGENDIAN
478
 
    value = bswap16(value);
479
 
#endif
 
400
 
480
401
    serial_ioport_write(s, (addr - s->base) >> s->it_shift, value & 0xFFFF);
481
402
}
482
403
 
483
 
uint32_t serial_mm_readl (void *opaque, target_phys_addr_t addr)
 
404
static uint32_t serial_mm_readl (void *opaque, target_phys_addr_t addr)
484
405
{
485
406
    SerialState *s = opaque;
486
 
    uint32_t val;
487
407
 
488
 
    val = serial_ioport_read(s, (addr - s->base) >> s->it_shift);
489
 
#ifdef TARGET_WORDS_BIGENDIAN
490
 
    val = bswap32(val);
491
 
#endif
492
 
    return val;
 
408
    return serial_ioport_read(s, (addr - s->base) >> s->it_shift);
493
409
}
494
410
 
495
 
void serial_mm_writel (void *opaque,
496
 
                       target_phys_addr_t addr, uint32_t value)
 
411
static void serial_mm_writel (void *opaque,
 
412
                              target_phys_addr_t addr, uint32_t value)
497
413
{
498
414
    SerialState *s = opaque;
499
 
#ifdef TARGET_WORDS_BIGENDIAN
500
 
    value = bswap32(value);
501
 
#endif
 
415
 
502
416
    serial_ioport_write(s, (addr - s->base) >> s->it_shift, value);
503
417
}
504
418
 
514
428
    &serial_mm_writel,
515
429
};
516
430
 
517
 
SerialState *serial_mm_init (target_phys_addr_t base, int it_shift,
518
 
                             qemu_irq irq, int baudbase,
519
 
                             CharDriverState *chr, int ioregister)
 
431
SerialState *serial_mm_init (SetIRQFunc *set_irq, void *opaque,
 
432
                             target_ulong base, int it_shift,
 
433
                             int irq, CharDriverState *chr)
520
434
{
521
435
    SerialState *s;
522
436
    int s_io_memory;
524
438
    s = qemu_mallocz(sizeof(SerialState));
525
439
    if (!s)
526
440
        return NULL;
 
441
    s->set_irq = set_irq;
 
442
    s->irq_opaque = opaque;
527
443
    s->irq = irq;
 
444
    s->lsr = UART_LSR_TEMT | UART_LSR_THRE;
 
445
    s->iir = UART_IIR_NO_INT;
 
446
    s->msr = UART_MSR_DCD | UART_MSR_DSR | UART_MSR_CTS;
528
447
    s->base = base;
529
448
    s->it_shift = it_shift;
530
 
    s->baudbase= baudbase;
531
 
 
532
 
    s->tx_timer = qemu_new_timer(vm_clock, serial_tx_done, s);
533
 
    if (!s->tx_timer)
534
 
        return NULL;
535
 
 
536
 
    qemu_register_reset(serial_reset, s);
537
 
    serial_reset(s);
538
449
 
539
450
    register_savevm("serial", base, 2, serial_save, serial_load, s);
540
451
 
541
 
    if (ioregister) {
542
 
        s_io_memory = cpu_register_io_memory(0, serial_mm_read,
543
 
                                             serial_mm_write, s);
544
 
        cpu_register_physical_memory(base, 8 << it_shift, s_io_memory);
545
 
    }
 
452
    s_io_memory = cpu_register_io_memory(0, serial_mm_read,
 
453
                                         serial_mm_write, s);
 
454
    cpu_register_physical_memory(base, 8 << it_shift, s_io_memory);
546
455
    s->chr = chr;
547
 
    qemu_chr_add_handlers(chr, serial_can_receive1, serial_receive1,
548
 
                          serial_event, s);
 
456
    qemu_chr_add_read_handler(chr, serial_can_receive1, serial_receive1, s);
 
457
    qemu_chr_add_event_handler(chr, serial_event);
549
458
    return s;
550
459
}