← Back to branch summary

~vcs-imports/qemu/git

« back to all changes in this revision

Viewing changes to target-ppc/cpu.h

  • Committer: ths
  • Date: 2007-06-17 15:32:30 UTC
  • Revision ID: git-v1:ffb04fcf089865952592f1f8855c2848d4514a89
Allow relative paths for the interpreter prefix in linux-user emulation.


git-svn-id: svn://svn.savannah.nongnu.org/qemu/trunk@2984 c046a42c-6fe2-441c-8c8c-71466251a162

Show diffs side-by-side

added added

removed removed

Lines of Context:
target-ppc/cpu.h
1
1
/*
2
2
 *  PowerPC emulation cpu definitions for qemu.
3
 
 *
 
3
 * 
4
4
 *  Copyright (c) 2003-2007 Jocelyn Mayer
5
5
 *
6
6
 * This library is free software; you can redistribute it and/or
23
23
#include "config.h"
24
24
#include <inttypes.h>
25
25
 
26
 
//#define PPC_EMULATE_32BITS_HYPV
 
26
#if !defined(TARGET_PPCEMB)
 
27
#if defined(TARGET_PPC64) || (HOST_LONG_BITS >= 64)
 
28
/* When using 64 bits temporary registers,
 
29
 * we can use 64 bits GPR with no extra cost
 
30
 */
 
31
#define TARGET_PPCEMB
 
32
#endif
 
33
#endif
27
34
 
28
35
#if defined (TARGET_PPC64)
29
 
/* PowerPC 64 definitions */
 
36
typedef uint64_t ppc_gpr_t;
30
37
#define TARGET_LONG_BITS 64
 
38
#define TARGET_GPR_BITS  64
 
39
#define REGX "%016" PRIx64
31
40
#define TARGET_PAGE_BITS 12
32
 
 
33
 
#else /* defined (TARGET_PPC64) */
34
 
/* PowerPC 32 definitions */
35
 
#define TARGET_LONG_BITS 32
36
 
 
37
 
#if defined(TARGET_PPCEMB)
38
 
/* Specific definitions for PowerPC embedded */
39
 
/* BookE have 36 bits physical address space */
 
41
#elif defined(TARGET_PPCEMB)
 
42
/* e500v2 have 36 bits physical address space */
40
43
#define TARGET_PHYS_ADDR_BITS 64
41
 
#if defined(CONFIG_USER_ONLY)
42
 
/* It looks like a lot of Linux programs assume page size
43
 
 * is 4kB long. This is evil, but we have to deal with it...
44
 
 */
45
 
#define TARGET_PAGE_BITS 12
46
 
#else /* defined(CONFIG_USER_ONLY) */
 
44
/* GPR are 64 bits: used by vector extension */
 
45
typedef uint64_t ppc_gpr_t;
 
46
#define TARGET_LONG_BITS 32
 
47
#define TARGET_GPR_BITS  64
 
48
#define REGX "%016" PRIx64
47
49
/* Pages can be 1 kB small */
48
50
#define TARGET_PAGE_BITS 10
49
 
#endif /* defined(CONFIG_USER_ONLY) */
50
 
#else /* defined(TARGET_PPCEMB) */
51
 
/* "standard" PowerPC 32 definitions */
 
51
#else
 
52
typedef uint32_t ppc_gpr_t;
 
53
#define TARGET_LONG_BITS 32
 
54
#define TARGET_GPR_BITS  32
 
55
#define REGX "%08" PRIx32
52
56
#define TARGET_PAGE_BITS 12
53
 
#endif /* defined(TARGET_PPCEMB) */
54
 
 
55
 
#endif /* defined (TARGET_PPC64) */
 
57
#endif
56
58
 
57
59
#include "cpu-defs.h"
58
60
 
59
 
#define REGX "%016" PRIx64
60
61
#define ADDRX TARGET_FMT_lx
61
62
#define PADDRX TARGET_FMT_plx
62
63
 
72
73
#define ELF_MACHINE     EM_PPC
73
74
#endif
74
75
 
75
 
/*****************************************************************************/
76
 
/* MMU model                                                                 */
77
 
typedef enum powerpc_mmu_t powerpc_mmu_t;
78
 
enum powerpc_mmu_t {
79
 
    POWERPC_MMU_UNKNOWN    = 0x00000000,
80
 
    /* Standard 32 bits PowerPC MMU                            */
81
 
    POWERPC_MMU_32B        = 0x00000001,
82
 
    /* PowerPC 6xx MMU with software TLB                       */
83
 
    POWERPC_MMU_SOFT_6xx   = 0x00000002,
84
 
    /* PowerPC 74xx MMU with software TLB                      */
85
 
    POWERPC_MMU_SOFT_74xx  = 0x00000003,
86
 
    /* PowerPC 4xx MMU with software TLB                       */
87
 
    POWERPC_MMU_SOFT_4xx   = 0x00000004,
88
 
    /* PowerPC 4xx MMU with software TLB and zones protections */
89
 
    POWERPC_MMU_SOFT_4xx_Z = 0x00000005,
90
 
    /* PowerPC MMU in real mode only                           */
91
 
    POWERPC_MMU_REAL       = 0x00000006,
92
 
    /* Freescale MPC8xx MMU model                              */
93
 
    POWERPC_MMU_MPC8xx     = 0x00000007,
94
 
    /* BookE MMU model                                         */
95
 
    POWERPC_MMU_BOOKE      = 0x00000008,
96
 
    /* BookE FSL MMU model                                     */
97
 
    POWERPC_MMU_BOOKE_FSL  = 0x00000009,
98
 
    /* PowerPC 601 MMU model (specific BATs format)            */
99
 
    POWERPC_MMU_601        = 0x0000000A,
100
 
#if defined(TARGET_PPC64)
101
 
#define POWERPC_MMU_64       0x00010000
102
 
    /* 64 bits PowerPC MMU                                     */
103
 
    POWERPC_MMU_64B        = POWERPC_MMU_64 | 0x00000001,
104
 
    /* 620 variant (no segment exceptions)                     */
105
 
    POWERPC_MMU_620        = POWERPC_MMU_64 | 0x00000002,
106
 
#endif /* defined(TARGET_PPC64) */
107
 
};
108
 
 
109
 
/*****************************************************************************/
110
 
/* Exception model                                                           */
111
 
typedef enum powerpc_excp_t powerpc_excp_t;
112
 
enum powerpc_excp_t {
113
 
    POWERPC_EXCP_UNKNOWN   = 0,
 
76
/* XXX: this should be tunable: PowerPC 601 & 64 bits PowerPC
 
77
 *                              have different cache line sizes
 
78
 */
 
79
#define ICACHE_LINE_SIZE 32
 
80
#define DCACHE_LINE_SIZE 32
 
81
 
 
82
/* XXX: put this in a common place */
 
83
#define likely(x)   __builtin_expect(!!(x), 1)
 
84
#define unlikely(x) __builtin_expect(!!(x), 0)
 
85
 
 
86
/*****************************************************************************/
 
87
/* PVR definitions for most known PowerPC */
 
88
enum {
 
89
    /* PowerPC 401 cores */
 
90
    CPU_PPC_401A1     = 0x00210000,
 
91
    CPU_PPC_401B2     = 0x00220000,
 
92
    CPU_PPC_401C2     = 0x00230000,
 
93
    CPU_PPC_401D2     = 0x00240000,
 
94
    CPU_PPC_401E2     = 0x00250000,
 
95
    CPU_PPC_401F2     = 0x00260000,
 
96
    CPU_PPC_401G2     = 0x00270000,
 
97
#define CPU_PPC_401 CPU_PPC_401G2
 
98
    CPU_PPC_IOP480    = 0x40100000, /* 401B2 ? */
 
99
    CPU_PPC_COBRA     = 0x10100000, /* IBM Processor for Network Resources */
 
100
    /* PowerPC 403 cores */
 
101
    CPU_PPC_403GA     = 0x00200011,
 
102
    CPU_PPC_403GB     = 0x00200100,
 
103
    CPU_PPC_403GC     = 0x00200200,
 
104
    CPU_PPC_403GCX    = 0x00201400,
 
105
#define CPU_PPC_403 CPU_PPC_403GCX
 
106
    /* PowerPC 405 cores */
 
107
    CPU_PPC_405CR     = 0x40110145,
 
108
#define CPU_PPC_405GP CPU_PPC_405CR
 
109
    CPU_PPC_405EP     = 0x51210950,
 
110
    CPU_PPC_405GPR    = 0x50910951,
 
111
    CPU_PPC_405D2     = 0x20010000,
 
112
    CPU_PPC_405D4     = 0x41810000,
 
113
#define CPU_PPC_405 CPU_PPC_405D4
 
114
    CPU_PPC_NPE405H   = 0x414100C0,
 
115
    CPU_PPC_NPE405H2  = 0x41410140,
 
116
    CPU_PPC_NPE405L   = 0x416100C0,
 
117
    /* XXX: missing 405LP, LC77700 */
 
118
    /* IBM STBxxx (PowerPC 401/403/405 core based microcontrollers) */
 
119
#if 0
 
120
    CPU_PPC_STB01000  = xxx,
 
121
#endif
 
122
#if 0
 
123
    CPU_PPC_STB01010  = xxx,
 
124
#endif
 
125
#if 0
 
126
    CPU_PPC_STB0210   = xxx,
 
127
#endif
 
128
    CPU_PPC_STB03     = 0x40310000,
 
129
#if 0
 
130
    CPU_PPC_STB043    = xxx,
 
131
#endif
 
132
#if 0
 
133
    CPU_PPC_STB045    = xxx,
 
134
#endif
 
135
    CPU_PPC_STB25     = 0x51510950,
 
136
#if 0
 
137
    CPU_PPC_STB130    = xxx,
 
138
#endif
 
139
    /* Xilinx cores */
 
140
    CPU_PPC_X2VP4     = 0x20010820,
 
141
#define CPU_PPC_X2VP7 CPU_PPC_X2VP4
 
142
    CPU_PPC_X2VP20    = 0x20010860,
 
143
#define CPU_PPC_X2VP50 CPU_PPC_X2VP20
 
144
    /* PowerPC 440 cores */
 
145
    CPU_PPC_440EP     = 0x422218D3,
 
146
#define CPU_PPC_440GR CPU_PPC_440EP
 
147
    CPU_PPC_440GP     = 0x40120481,
 
148
    CPU_PPC_440GX     = 0x51B21850,
 
149
    CPU_PPC_440GXc    = 0x51B21892,
 
150
    CPU_PPC_440GXf    = 0x51B21894,
 
151
    CPU_PPC_440SP     = 0x53221850,
 
152
    CPU_PPC_440SP2    = 0x53221891,
 
153
    CPU_PPC_440SPE    = 0x53421890,
 
154
    /* XXX: missing 440GRX */
 
155
    /* PowerPC 460 cores - TODO */
 
156
    /* PowerPC MPC 5xx cores */
 
157
    CPU_PPC_5xx       = 0x00020020,
 
158
    /* PowerPC MPC 8xx cores (aka PowerQUICC) */
 
159
    CPU_PPC_8xx       = 0x00500000,
 
160
    /* PowerPC MPC 8xxx cores (aka PowerQUICC-II) */
 
161
    CPU_PPC_82xx_HIP3 = 0x00810101,
 
162
    CPU_PPC_82xx_HIP4 = 0x80811014,
 
163
    CPU_PPC_827x      = 0x80822013,
 
164
    /* eCores */
 
165
    CPU_PPC_e200      = 0x81120000,
 
166
    CPU_PPC_e500v110  = 0x80200010,
 
167
    CPU_PPC_e500v120  = 0x80200020,
 
168
    CPU_PPC_e500v210  = 0x80210010,
 
169
    CPU_PPC_e500v220  = 0x80210020,
 
170
#define CPU_PPC_e500 CPU_PPC_e500v220
 
171
    CPU_PPC_e600      = 0x80040010,
 
172
    /* PowerPC 6xx cores */
 
173
    CPU_PPC_601       = 0x00010001,
 
174
    CPU_PPC_602       = 0x00050100,
 
175
    CPU_PPC_603       = 0x00030100,
 
176
    CPU_PPC_603E      = 0x00060101,
 
177
    CPU_PPC_603P      = 0x00070000,
 
178
    CPU_PPC_603E7v    = 0x00070100,
 
179
    CPU_PPC_603E7v2   = 0x00070201,
 
180
    CPU_PPC_603E7     = 0x00070200,
 
181
    CPU_PPC_603R      = 0x00071201,
 
182
    CPU_PPC_G2        = 0x00810011,
 
183
    CPU_PPC_G2H4      = 0x80811010,
 
184
    CPU_PPC_G2gp      = 0x80821010,
 
185
    CPU_PPC_G2ls      = 0x90810010,
 
186
    CPU_PPC_G2LE      = 0x80820010,
 
187
    CPU_PPC_G2LEgp    = 0x80822010,
 
188
    CPU_PPC_G2LEls    = 0xA0822010,
 
189
    CPU_PPC_604       = 0x00040000,
 
190
    CPU_PPC_604E      = 0x00090100, /* Also 2110 & 2120 */
 
191
    CPU_PPC_604R      = 0x000a0101,
 
192
    /* PowerPC 74x/75x cores (aka G3) */
 
193
    CPU_PPC_74x       = 0x00080000,
 
194
    CPU_PPC_740E      = 0x00080100,
 
195
    CPU_PPC_750E      = 0x00080200,
 
196
    CPU_PPC_755_10    = 0x00083100,
 
197
    CPU_PPC_755_11    = 0x00083101,
 
198
    CPU_PPC_755_20    = 0x00083200,
 
199
    CPU_PPC_755D      = 0x00083202,
 
200
    CPU_PPC_755E      = 0x00083203,
 
201
#define CPU_PPC_755 CPU_PPC_755E
 
202
    CPU_PPC_74xP      = 0x10080000,
 
203
    CPU_PPC_750CXE21  = 0x00082201,
 
204
    CPU_PPC_750CXE22  = 0x00082212,
 
205
    CPU_PPC_750CXE23  = 0x00082203,
 
206
    CPU_PPC_750CXE24  = 0x00082214,
 
207
    CPU_PPC_750CXE24b = 0x00083214,
 
208
    CPU_PPC_750CXE31  = 0x00083211,
 
209
    CPU_PPC_750CXE31b = 0x00083311,
 
210
#define CPU_PPC_750CXE CPU_PPC_750CXE31b
 
211
    CPU_PPC_750CXR    = 0x00083410,
 
212
    CPU_PPC_750FX10   = 0x70000100,
 
213
    CPU_PPC_750FX20   = 0x70000200,
 
214
    CPU_PPC_750FX21   = 0x70000201,
 
215
    CPU_PPC_750FX22   = 0x70000202,
 
216
    CPU_PPC_750FX23   = 0x70000203,
 
217
#define CPU_PPC_750FX CPU_PPC_750FX23
 
218
    CPU_PPC_750FL     = 0x700A0203,
 
219
    CPU_PPC_750GX10   = 0x70020100,
 
220
    CPU_PPC_750GX11   = 0x70020101,
 
221
    CPU_PPC_750GX12   = 0x70020102,
 
222
#define CPU_PPC_750GX CPU_PPC_750GX12
 
223
    CPU_PPC_750GL     = 0x70020102,
 
224
    CPU_PPC_750L30    = 0x00088300,
 
225
    CPU_PPC_750L32    = 0x00088302,
 
226
    CPU_PPC_750CL     = 0x00087200,
 
227
    /* PowerPC 74xx cores (aka G4) */
 
228
    CPU_PPC_7400      = 0x000C0100,
 
229
    CPU_PPC_7410C     = 0x800C1102,
 
230
    CPU_PPC_7410D     = 0x800C1103,
 
231
    CPU_PPC_7410E     = 0x800C1104,
 
232
    CPU_PPC_7441      = 0x80000210,
 
233
    CPU_PPC_7445      = 0x80010100,
 
234
    CPU_PPC_7447      = 0x80020100,
 
235
    CPU_PPC_7447A     = 0x80030101,
 
236
    CPU_PPC_7448      = 0x80040100,
 
237
    CPU_PPC_7450      = 0x80000200,
 
238
    CPU_PPC_7450b     = 0x80000201,
 
239
    CPU_PPC_7451      = 0x80000203,
 
240
    CPU_PPC_7451G     = 0x80000210,
 
241
    CPU_PPC_7455      = 0x80010201,
 
242
    CPU_PPC_7455F     = 0x80010303,
 
243
    CPU_PPC_7455G     = 0x80010304,
 
244
    CPU_PPC_7457      = 0x80020101,
 
245
    CPU_PPC_7457C     = 0x80020102,
 
246
    CPU_PPC_7457A     = 0x80030000,
 
247
    /* 64 bits PowerPC */
 
248
    CPU_PPC_620       = 0x00140000,
 
249
    CPU_PPC_630       = 0x00400000,
 
250
    CPU_PPC_631       = 0x00410000,
 
251
    CPU_PPC_POWER4    = 0x00350000,
 
252
    CPU_PPC_POWER4P   = 0x00380000,
 
253
    CPU_PPC_POWER5    = 0x003A0000,
 
254
    CPU_PPC_POWER5P   = 0x003B0000,
 
255
    CPU_PPC_970       = 0x00390000,
 
256
    CPU_PPC_970FX10   = 0x00391100,
 
257
    CPU_PPC_970FX20   = 0x003C0200,
 
258
    CPU_PPC_970FX21   = 0x003C0201,
 
259
    CPU_PPC_970FX30   = 0x003C0300,
 
260
    CPU_PPC_970FX31   = 0x003C0301,
 
261
#define CPU_PPC_970FX CPU_PPC_970FX31
 
262
    CPU_PPC_970MP10   = 0x00440100,
 
263
    CPU_PPC_970MP11   = 0x00440101,
 
264
#define CPU_PPC_970MP CPU_PPC_970MP11
 
265
    CPU_PPC_CELL10    = 0x00700100,
 
266
    CPU_PPC_CELL20    = 0x00700400,
 
267
    CPU_PPC_CELL30    = 0x00700500,
 
268
    CPU_PPC_CELL31    = 0x00700501,
 
269
#define CPU_PPC_CELL32 CPU_PPC_CELL31
 
270
#define CPU_PPC_CELL CPU_PPC_CELL32
 
271
    CPU_PPC_RS64      = 0x00330000,
 
272
    CPU_PPC_RS64II    = 0x00340000,
 
273
    CPU_PPC_RS64III   = 0x00360000,
 
274
    CPU_PPC_RS64IV    = 0x00370000,
 
275
    /* Original POWER */
 
276
    /* XXX: should be POWER (RIOS), RSC3308, RSC4608,
 
277
     * POWER2 (RIOS2) & RSC2 (P2SC) here
 
278
     */
 
279
#if 0
 
280
    CPU_POWER         = xxx,
 
281
#endif
 
282
#if 0
 
283
    CPU_POWER2        = xxx,
 
284
#endif
 
285
};
 
286
 
 
287
/* System version register (used on MPC 8xxx) */
 
288
enum {
 
289
    PPC_SVR_8540      = 0x80300000,
 
290
    PPC_SVR_8541E     = 0x807A0010,
 
291
    PPC_SVR_8543v10   = 0x80320010,
 
292
    PPC_SVR_8543v11   = 0x80320011,
 
293
    PPC_SVR_8543v20   = 0x80320020,
 
294
    PPC_SVR_8543Ev10  = 0x803A0010,
 
295
    PPC_SVR_8543Ev11  = 0x803A0011,
 
296
    PPC_SVR_8543Ev20  = 0x803A0020,
 
297
    PPC_SVR_8545      = 0x80310220,
 
298
    PPC_SVR_8545E     = 0x80390220,
 
299
    PPC_SVR_8547E     = 0x80390120,
 
300
    PPC_SCR_8548v10   = 0x80310010,
 
301
    PPC_SCR_8548v11   = 0x80310011,
 
302
    PPC_SCR_8548v20   = 0x80310020,
 
303
    PPC_SVR_8548Ev10  = 0x80390010,
 
304
    PPC_SVR_8548Ev11  = 0x80390011,
 
305
    PPC_SVR_8548Ev20  = 0x80390020,
 
306
    PPC_SVR_8555E     = 0x80790010,
 
307
    PPC_SVR_8560v10   = 0x80700010,
 
308
    PPC_SVR_8560v20   = 0x80700020,
 
309
};
 
310
 
 
311
/*****************************************************************************/
 
312
/* Instruction types */
 
313
enum {
 
314
    PPC_NONE        = 0x00000000,
 
315
    /* integer operations instructions             */
 
316
    /* flow control instructions                   */
 
317
    /* virtual memory instructions                 */
 
318
    /* ld/st with reservation instructions         */
 
319
    /* cache control instructions                  */
 
320
    /* spr/msr access instructions                 */
 
321
    PPC_INSNS_BASE  = 0x0000000000000001ULL,
 
322
#define PPC_INTEGER PPC_INSNS_BASE
 
323
#define PPC_FLOW    PPC_INSNS_BASE
 
324
#define PPC_MEM     PPC_INSNS_BASE
 
325
#define PPC_RES     PPC_INSNS_BASE
 
326
#define PPC_CACHE   PPC_INSNS_BASE
 
327
#define PPC_MISC    PPC_INSNS_BASE
 
328
    /* floating point operations instructions      */
 
329
    PPC_FLOAT       = 0x0000000000000002ULL,
 
330
    /* more floating point operations instructions */
 
331
    PPC_FLOAT_EXT   = 0x0000000000000004ULL,
 
332
    /* external control instructions               */
 
333
    PPC_EXTERN      = 0x0000000000000008ULL,
 
334
    /* segment register access instructions        */
 
335
    PPC_SEGMENT     = 0x0000000000000010ULL,
 
336
    /* Optional cache control instructions         */
 
337
    PPC_CACHE_OPT   = 0x0000000000000020ULL,
 
338
    /* Optional floating point op instructions     */
 
339
    PPC_FLOAT_OPT   = 0x0000000000000040ULL,
 
340
    /* Optional memory control instructions        */
 
341
    PPC_MEM_TLBIA   = 0x0000000000000080ULL,
 
342
    PPC_MEM_TLBIE   = 0x0000000000000100ULL,
 
343
    PPC_MEM_TLBSYNC = 0x0000000000000200ULL,
 
344
    /* eieio & sync                                */
 
345
    PPC_MEM_SYNC    = 0x0000000000000400ULL,
 
346
    /* PowerPC 6xx TLB management instructions     */
 
347
    PPC_6xx_TLB     = 0x0000000000000800ULL,
 
348
    /* Altivec support                             */
 
349
    PPC_ALTIVEC     = 0x0000000000001000ULL,
 
350
    /* Time base support                           */
 
351
    PPC_TB          = 0x0000000000002000ULL,
 
352
    /* Embedded PowerPC dedicated instructions     */
 
353
    PPC_EMB_COMMON  = 0x0000000000004000ULL,
 
354
    /* PowerPC 40x exception model                 */
 
355
    PPC_40x_EXCP    = 0x0000000000008000ULL,
 
356
    /* PowerPC 40x specific instructions           */
 
357
    PPC_40x_SPEC    = 0x0000000000010000ULL,
 
358
    /* PowerPC 405 Mac instructions                */
 
359
    PPC_405_MAC     = 0x0000000000020000ULL,
 
360
    /* PowerPC 440 specific instructions           */
 
361
    PPC_440_SPEC    = 0x0000000000040000ULL,
 
362
    /* Specific extensions */
 
363
    /* Power-to-PowerPC bridge (601)               */
 
364
    PPC_POWER_BR    = 0x0000000000080000ULL,
 
365
    /* PowerPC 602 specific */
 
366
    PPC_602_SPEC    = 0x0000000000100000ULL,
 
367
    /* Deprecated instructions                     */
 
368
    /* Original POWER instruction set              */
 
369
    PPC_POWER       = 0x0000000000200000ULL,
 
370
    /* POWER2 instruction set extension            */
 
371
    PPC_POWER2      = 0x0000000000400000ULL,
 
372
    /* Power RTC support */
 
373
    PPC_POWER_RTC   = 0x0000000000800000ULL,
 
374
    /* 64 bits PowerPC instructions                */
 
375
    /* 64 bits PowerPC instruction set             */
 
376
    PPC_64B         = 0x0000000001000000ULL,
 
377
    /* 64 bits hypervisor extensions               */
 
378
    PPC_64H         = 0x0000000002000000ULL,
 
379
    /* 64 bits PowerPC "bridge" features           */
 
380
    PPC_64_BRIDGE   = 0x0000000004000000ULL,
 
381
    /* BookE (embedded) PowerPC specification      */
 
382
    PPC_BOOKE       = 0x0000000008000000ULL,
 
383
    /* eieio */
 
384
    PPC_MEM_EIEIO   = 0x0000000010000000ULL,
 
385
    /* e500 vector instructions */
 
386
    PPC_E500_VECTOR = 0x0000000020000000ULL,
 
387
    /* PowerPC 4xx dedicated instructions     */
 
388
    PPC_4xx_COMMON  = 0x0000000040000000ULL,
 
389
    /* PowerPC 2.03 specification extensions */
 
390
    PPC_203         = 0x0000000080000000ULL,
 
391
    /* PowerPC 2.03 SPE extension */
 
392
    PPC_SPE         = 0x0000000100000000ULL,
 
393
    /* PowerPC 2.03 SPE floating-point extension */
 
394
    PPC_SPEFPU      = 0x0000000200000000ULL,
 
395
    /* SLB management */
 
396
    PPC_SLBI        = 0x0000000400000000ULL,
 
397
};
 
398
 
 
399
/* CPU run-time flags (MMU and exception model) */
 
400
enum {
 
401
    /* MMU model */
 
402
    PPC_FLAGS_MMU_MASK       = 0x000000FF,
 
403
    /* Standard 32 bits PowerPC MMU */
 
404
    PPC_FLAGS_MMU_32B        = 0x00000000,
 
405
    /* Standard 64 bits PowerPC MMU */
 
406
    PPC_FLAGS_MMU_64B        = 0x00000001,
 
407
    /* PowerPC 601 MMU */
 
408
    PPC_FLAGS_MMU_601        = 0x00000002,
 
409
    /* PowerPC 6xx MMU with software TLB */
 
410
    PPC_FLAGS_MMU_SOFT_6xx   = 0x00000003,
 
411
    /* PowerPC 4xx MMU with software TLB */
 
412
    PPC_FLAGS_MMU_SOFT_4xx   = 0x00000004,
 
413
    /* PowerPC 403 MMU */
 
414
    PPC_FLAGS_MMU_403        = 0x00000005,
 
415
    /* BookE FSL MMU model */
 
416
    PPC_FLAGS_MMU_BOOKE_FSL  = 0x00000006,
 
417
    /* BookE MMU model */
 
418
    PPC_FLAGS_MMU_BOOKE      = 0x00000007,
 
419
    /* 64 bits "bridge" PowerPC MMU */
 
420
    PPC_FLAGS_MMU_64BRIDGE   = 0x00000008,
 
421
    /* Exception model */
 
422
    PPC_FLAGS_EXCP_MASK      = 0x0000FF00,
114
423
    /* Standard PowerPC exception model */
115
 
    POWERPC_EXCP_STD,
116
 
    /* PowerPC 40x exception model      */
117
 
    POWERPC_EXCP_40x,
118
 
    /* PowerPC 601 exception model      */
119
 
    POWERPC_EXCP_601,
120
 
    /* PowerPC 602 exception model      */
121
 
    POWERPC_EXCP_602,
122
 
    /* PowerPC 603 exception model      */
123
 
    POWERPC_EXCP_603,
124
 
    /* PowerPC 603e exception model     */
125
 
    POWERPC_EXCP_603E,
126
 
    /* PowerPC G2 exception model       */
127
 
    POWERPC_EXCP_G2,
128
 
    /* PowerPC 604 exception model      */
129
 
    POWERPC_EXCP_604,
130
 
    /* PowerPC 7x0 exception model      */
131
 
    POWERPC_EXCP_7x0,
132
 
    /* PowerPC 7x5 exception model      */
133
 
    POWERPC_EXCP_7x5,
134
 
    /* PowerPC 74xx exception model     */
135
 
    POWERPC_EXCP_74xx,
136
 
    /* BookE exception model            */
137
 
    POWERPC_EXCP_BOOKE,
138
 
#if defined(TARGET_PPC64)
139
 
    /* PowerPC 970 exception model      */
140
 
    POWERPC_EXCP_970,
141
 
#endif /* defined(TARGET_PPC64) */
142
 
};
143
 
 
144
 
/*****************************************************************************/
145
 
/* Exception vectors definitions                                             */
146
 
enum {
147
 
    POWERPC_EXCP_NONE    = -1,
148
 
    /* The 64 first entries are used by the PowerPC embedded specification   */
149
 
    POWERPC_EXCP_CRITICAL = 0,  /* Critical input                            */
150
 
    POWERPC_EXCP_MCHECK   = 1,  /* Machine check exception                   */
151
 
    POWERPC_EXCP_DSI      = 2,  /* Data storage exception                    */
152
 
    POWERPC_EXCP_ISI      = 3,  /* Instruction storage exception             */
153
 
    POWERPC_EXCP_EXTERNAL = 4,  /* External input                            */
154
 
    POWERPC_EXCP_ALIGN    = 5,  /* Alignment exception                       */
155
 
    POWERPC_EXCP_PROGRAM  = 6,  /* Program exception                         */
156
 
    POWERPC_EXCP_FPU      = 7,  /* Floating-point unavailable exception      */
157
 
    POWERPC_EXCP_SYSCALL  = 8,  /* System call exception                     */
158
 
    POWERPC_EXCP_APU      = 9,  /* Auxiliary processor unavailable           */
159
 
    POWERPC_EXCP_DECR     = 10, /* Decrementer exception                     */
160
 
    POWERPC_EXCP_FIT      = 11, /* Fixed-interval timer interrupt            */
161
 
    POWERPC_EXCP_WDT      = 12, /* Watchdog timer interrupt                  */
162
 
    POWERPC_EXCP_DTLB     = 13, /* Data TLB miss                             */
163
 
    POWERPC_EXCP_ITLB     = 14, /* Instruction TLB miss                      */
164
 
    POWERPC_EXCP_DEBUG    = 15, /* Debug interrupt                           */
165
 
    /* Vectors 16 to 31 are reserved                                         */
166
 
    POWERPC_EXCP_SPEU     = 32, /* SPE/embedded floating-point unavailable   */
167
 
    POWERPC_EXCP_EFPDI    = 33, /* Embedded floating-point data interrupt    */
168
 
    POWERPC_EXCP_EFPRI    = 34, /* Embedded floating-point round interrupt   */
169
 
    POWERPC_EXCP_EPERFM   = 35, /* Embedded performance monitor interrupt    */
170
 
    POWERPC_EXCP_DOORI    = 36, /* Embedded doorbell interrupt               */
171
 
    POWERPC_EXCP_DOORCI   = 37, /* Embedded doorbell critical interrupt      */
172
 
    /* Vectors 38 to 63 are reserved                                         */
173
 
    /* Exceptions defined in the PowerPC server specification                */
174
 
    POWERPC_EXCP_RESET    = 64, /* System reset exception                    */
175
 
    POWERPC_EXCP_DSEG     = 65, /* Data segment exception                    */
176
 
    POWERPC_EXCP_ISEG     = 66, /* Instruction segment exception             */
177
 
    POWERPC_EXCP_HDECR    = 67, /* Hypervisor decrementer exception          */
178
 
    POWERPC_EXCP_TRACE    = 68, /* Trace exception                           */
179
 
    POWERPC_EXCP_HDSI     = 69, /* Hypervisor data storage exception         */
180
 
    POWERPC_EXCP_HISI     = 70, /* Hypervisor instruction storage exception  */
181
 
    POWERPC_EXCP_HDSEG    = 71, /* Hypervisor data segment exception         */
182
 
    POWERPC_EXCP_HISEG    = 72, /* Hypervisor instruction segment exception  */
183
 
    POWERPC_EXCP_VPU      = 73, /* Vector unavailable exception              */
184
 
    /* 40x specific exceptions                                               */
185
 
    POWERPC_EXCP_PIT      = 74, /* Programmable interval timer interrupt     */
186
 
    /* 601 specific exceptions                                               */
187
 
    POWERPC_EXCP_IO       = 75, /* IO error exception                        */
188
 
    POWERPC_EXCP_RUNM     = 76, /* Run mode exception                        */
189
 
    /* 602 specific exceptions                                               */
190
 
    POWERPC_EXCP_EMUL     = 77, /* Emulation trap exception                  */
191
 
    /* 602/603 specific exceptions                                           */
192
 
    POWERPC_EXCP_IFTLB    = 78, /* Instruction fetch TLB miss                */
193
 
    POWERPC_EXCP_DLTLB    = 79, /* Data load TLB miss                        */
194
 
    POWERPC_EXCP_DSTLB    = 80, /* Data store TLB miss                       */
195
 
    /* Exceptions available on most PowerPC                                  */
196
 
    POWERPC_EXCP_FPA      = 81, /* Floating-point assist exception           */
197
 
    POWERPC_EXCP_DABR     = 82, /* Data address breakpoint                   */
198
 
    POWERPC_EXCP_IABR     = 83, /* Instruction address breakpoint            */
199
 
    POWERPC_EXCP_SMI      = 84, /* System management interrupt               */
200
 
    POWERPC_EXCP_PERFM    = 85, /* Embedded performance monitor interrupt    */
201
 
    /* 7xx/74xx specific exceptions                                          */
202
 
    POWERPC_EXCP_THERM    = 86, /* Thermal interrupt                         */
203
 
    /* 74xx specific exceptions                                              */
204
 
    POWERPC_EXCP_VPUA     = 87, /* Vector assist exception                   */
205
 
    /* 970FX specific exceptions                                             */
206
 
    POWERPC_EXCP_SOFTP    = 88, /* Soft patch exception                      */
207
 
    POWERPC_EXCP_MAINT    = 89, /* Maintenance exception                     */
208
 
    /* Freescale embeded cores specific exceptions                           */
209
 
    POWERPC_EXCP_MEXTBR   = 90, /* Maskable external breakpoint              */
210
 
    POWERPC_EXCP_NMEXTBR  = 91, /* Non maskable external breakpoint          */
211
 
    POWERPC_EXCP_ITLBE    = 92, /* Instruction TLB error                     */
212
 
    POWERPC_EXCP_DTLBE    = 93, /* Data TLB error                            */
213
 
    /* EOL                                                                   */
214
 
    POWERPC_EXCP_NB       = 96,
215
 
    /* Qemu exceptions: used internally during code translation              */
216
 
    POWERPC_EXCP_STOP         = 0x200, /* stop translation                   */
217
 
    POWERPC_EXCP_BRANCH       = 0x201, /* branch instruction                 */
218
 
    /* Qemu exceptions: special cases we want to stop translation            */
219
 
    POWERPC_EXCP_SYNC         = 0x202, /* context synchronizing instruction  */
220
 
    POWERPC_EXCP_SYSCALL_USER = 0x203, /* System call in user mode only      */
221
 
};
222
 
 
223
 
/* Exceptions error codes                                                    */
224
 
enum {
225
 
    /* Exception subtypes for POWERPC_EXCP_ALIGN                             */
226
 
    POWERPC_EXCP_ALIGN_FP      = 0x01,  /* FP alignment exception            */
227
 
    POWERPC_EXCP_ALIGN_LST     = 0x02,  /* Unaligned mult/extern load/store  */
228
 
    POWERPC_EXCP_ALIGN_LE      = 0x03,  /* Multiple little-endian access     */
229
 
    POWERPC_EXCP_ALIGN_PROT    = 0x04,  /* Access cross protection boundary  */
230
 
    POWERPC_EXCP_ALIGN_BAT     = 0x05,  /* Access cross a BAT/seg boundary   */
231
 
    POWERPC_EXCP_ALIGN_CACHE   = 0x06,  /* Impossible dcbz access            */
232
 
    /* Exception subtypes for POWERPC_EXCP_PROGRAM                           */
233
 
    /* FP exceptions                                                         */
234
 
    POWERPC_EXCP_FP            = 0x10,
235
 
    POWERPC_EXCP_FP_OX         = 0x01,  /* FP overflow                       */
236
 
    POWERPC_EXCP_FP_UX         = 0x02,  /* FP underflow                      */
237
 
    POWERPC_EXCP_FP_ZX         = 0x03,  /* FP divide by zero                 */
238
 
    POWERPC_EXCP_FP_XX         = 0x04,  /* FP inexact                        */
239
 
    POWERPC_EXCP_FP_VXSNAN     = 0x05,  /* FP invalid SNaN op                */
240
 
    POWERPC_EXCP_FP_VXISI      = 0x06,  /* FP invalid infinite subtraction   */
241
 
    POWERPC_EXCP_FP_VXIDI      = 0x07,  /* FP invalid infinite divide        */
242
 
    POWERPC_EXCP_FP_VXZDZ      = 0x08,  /* FP invalid zero divide            */
243
 
    POWERPC_EXCP_FP_VXIMZ      = 0x09,  /* FP invalid infinite * zero        */
244
 
    POWERPC_EXCP_FP_VXVC       = 0x0A,  /* FP invalid compare                */
245
 
    POWERPC_EXCP_FP_VXSOFT     = 0x0B,  /* FP invalid operation              */
246
 
    POWERPC_EXCP_FP_VXSQRT     = 0x0C,  /* FP invalid square root            */
247
 
    POWERPC_EXCP_FP_VXCVI      = 0x0D,  /* FP invalid integer conversion     */
248
 
    /* Invalid instruction                                                   */
249
 
    POWERPC_EXCP_INVAL         = 0x20,
250
 
    POWERPC_EXCP_INVAL_INVAL   = 0x01,  /* Invalid instruction               */
251
 
    POWERPC_EXCP_INVAL_LSWX    = 0x02,  /* Invalid lswx instruction          */
252
 
    POWERPC_EXCP_INVAL_SPR     = 0x03,  /* Invalid SPR access                */
253
 
    POWERPC_EXCP_INVAL_FP      = 0x04,  /* Unimplemented mandatory fp instr  */
254
 
    /* Privileged instruction                                                */
255
 
    POWERPC_EXCP_PRIV          = 0x30,
256
 
    POWERPC_EXCP_PRIV_OPC      = 0x01,  /* Privileged operation exception    */
257
 
    POWERPC_EXCP_PRIV_REG      = 0x02,  /* Privileged register exception     */
258
 
    /* Trap                                                                  */
259
 
    POWERPC_EXCP_TRAP          = 0x40,
260
 
};
261
 
 
262
 
/*****************************************************************************/
263
 
/* Input pins model                                                          */
264
 
typedef enum powerpc_input_t powerpc_input_t;
265
 
enum powerpc_input_t {
266
 
    PPC_FLAGS_INPUT_UNKNOWN = 0,
267
 
    /* PowerPC 6xx bus                  */
268
 
    PPC_FLAGS_INPUT_6xx,
269
 
    /* BookE bus                        */
270
 
    PPC_FLAGS_INPUT_BookE,
271
 
    /* PowerPC 405 bus                  */
272
 
    PPC_FLAGS_INPUT_405,
273
 
    /* PowerPC 970 bus                  */
274
 
    PPC_FLAGS_INPUT_970,
275
 
    /* PowerPC 401 bus                  */
276
 
    PPC_FLAGS_INPUT_401,
277
 
    /* Freescale RCPU bus               */
278
 
    PPC_FLAGS_INPUT_RCPU,
279
 
};
280
 
 
281
 
#define PPC_INPUT(env) (env->bus_model)
282
 
 
283
 
/*****************************************************************************/
 
424
    PPC_FLAGS_EXCP_STD       = 0x00000000,
 
425
    /* PowerPC 40x exception model */
 
426
    PPC_FLAGS_EXCP_40x       = 0x00000100,
 
427
    /* PowerPC 601 exception model */
 
428
    PPC_FLAGS_EXCP_601       = 0x00000200,
 
429
    /* PowerPC 602 exception model */
 
430
    PPC_FLAGS_EXCP_602       = 0x00000300,
 
431
    /* PowerPC 603 exception model */
 
432
    PPC_FLAGS_EXCP_603       = 0x00000400,
 
433
    /* PowerPC 604 exception model */
 
434
    PPC_FLAGS_EXCP_604       = 0x00000500,
 
435
    /* PowerPC 7x0 exception model */
 
436
    PPC_FLAGS_EXCP_7x0       = 0x00000600,
 
437
    /* PowerPC 7x5 exception model */
 
438
    PPC_FLAGS_EXCP_7x5       = 0x00000700,
 
439
    /* PowerPC 74xx exception model */
 
440
    PPC_FLAGS_EXCP_74xx      = 0x00000800,
 
441
    /* PowerPC 970 exception model */
 
442
    PPC_FLAGS_EXCP_970       = 0x00000900,
 
443
    /* BookE exception model */
 
444
    PPC_FLAGS_EXCP_BOOKE     = 0x00000A00,
 
445
    /* Input pins model */
 
446
    PPC_FLAGS_INPUT_MASK     = 0x000F0000,
 
447
    PPC_FLAGS_INPUT_6xx      = 0x00000000,
 
448
    PPC_FLAGS_INPUT_BookE    = 0x00010000,
 
449
    PPC_FLAGS_INPUT_40x      = 0x00020000,
 
450
    PPC_FLAGS_INPUT_970      = 0x00030000,
 
451
};
 
452
 
 
453
#define PPC_MMU(env) (env->flags & PPC_FLAGS_MMU_MASK)
 
454
#define PPC_EXCP(env) (env->flags & PPC_FLAGS_EXCP_MASK)
 
455
#define PPC_INPUT(env) (env->flags & PPC_FLAGS_INPUT_MASK)
 
456
 
 
457
/*****************************************************************************/
 
458
/* Supported instruction set definitions */
 
459
/* This generates an empty opcode table... */
 
460
#define PPC_INSNS_TODO (PPC_NONE)
 
461
#define PPC_FLAGS_TODO (0x00000000)
 
462
 
 
463
/* PowerPC 40x instruction set */
 
464
#define PPC_INSNS_EMB (PPC_INSNS_BASE | PPC_MEM_TLBSYNC | PPC_EMB_COMMON)
 
465
/* PowerPC 401 */
 
466
#define PPC_INSNS_401 (PPC_INSNS_TODO)
 
467
#define PPC_FLAGS_401 (PPC_FLAGS_TODO)
 
468
/* PowerPC 403 */
 
469
#define PPC_INSNS_403 (PPC_INSNS_EMB | PPC_MEM_SYNC | PPC_MEM_EIEIO |         \
 
470
                       PPC_MEM_TLBIA | PPC_4xx_COMMON | PPC_40x_EXCP |        \
 
471
                       PPC_40x_SPEC)
 
472
#define PPC_FLAGS_403 (PPC_FLAGS_MMU_403 | PPC_FLAGS_EXCP_40x |               \
 
473
                       PPC_FLAGS_INPUT_40x)
 
474
/* PowerPC 405 */
 
475
#define PPC_INSNS_405 (PPC_INSNS_EMB | PPC_MEM_SYNC | PPC_MEM_EIEIO |         \
 
476
                       PPC_CACHE_OPT | PPC_MEM_TLBIA | PPC_TB |               \
 
477
                       PPC_4xx_COMMON | PPC_40x_SPEC |  PPC_40x_EXCP |        \
 
478
                       PPC_405_MAC)
 
479
#define PPC_FLAGS_405 (PPC_FLAGS_MMU_SOFT_4xx | PPC_FLAGS_EXCP_40x |          \
 
480
                       PPC_FLAGS_INPUT_40x)
 
481
/* PowerPC 440 */
 
482
#define PPC_INSNS_440 (PPC_INSNS_EMB | PPC_CACHE_OPT | PPC_BOOKE |            \
 
483
                       PPC_4xx_COMMON | PPC_405_MAC | PPC_440_SPEC)
 
484
#define PPC_FLAGS_440 (PPC_FLAGS_MMU_BOOKE | PPC_FLAGS_EXCP_BOOKE |           \
 
485
                       PPC_FLAGS_INPUT_BookE)
 
486
/* Generic BookE PowerPC */
 
487
#define PPC_INSNS_BOOKE (PPC_INSNS_EMB | PPC_BOOKE | PPC_MEM_EIEIO |          \
 
488
                         PPC_FLOAT | PPC_FLOAT_OPT | PPC_CACHE_OPT)
 
489
#define PPC_FLAGS_BOOKE (PPC_FLAGS_MMU_BOOKE | PPC_FLAGS_EXCP_BOOKE |         \
 
490
                         PPC_FLAGS_INPUT_BookE)
 
491
/* e500 core */
 
492
#define PPC_INSNS_E500 (PPC_INSNS_EMB | PPC_BOOKE | PPC_MEM_EIEIO |           \
 
493
                        PPC_CACHE_OPT | PPC_E500_VECTOR)
 
494
#define PPC_FLAGS_E500 (PPC_FLAGS_MMU_SOFT_4xx | PPC_FLAGS_EXCP_40x |         \
 
495
                        PPC_FLAGS_INPUT_BookE)
 
496
/* Non-embedded PowerPC */
 
497
#define PPC_INSNS_COMMON  (PPC_INSNS_BASE | PPC_FLOAT | PPC_MEM_SYNC |        \
 
498
                           PPC_MEM_EIEIO | PPC_SEGMENT | PPC_MEM_TLBIE)
 
499
/* PowerPC 601 */
 
500
#define PPC_INSNS_601 (PPC_INSNS_COMMON | PPC_EXTERN | PPC_POWER_BR)
 
501
#define PPC_FLAGS_601 (PPC_FLAGS_MMU_601 | PPC_FLAGS_EXCP_601 |               \
 
502
                       PPC_FLAGS_INPUT_6xx)
 
503
/* PowerPC 602 */
 
504
#define PPC_INSNS_602 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_6xx_TLB |       \
 
505
                       PPC_MEM_TLBSYNC | PPC_TB | PPC_602_SPEC)
 
506
#define PPC_FLAGS_602 (PPC_FLAGS_MMU_SOFT_6xx | PPC_FLAGS_EXCP_602 |          \
 
507
                       PPC_FLAGS_INPUT_6xx)
 
508
/* PowerPC 603 */
 
509
#define PPC_INSNS_603 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_6xx_TLB |       \
 
510
                       PPC_MEM_TLBSYNC | PPC_EXTERN | PPC_TB)
 
511
#define PPC_FLAGS_603 (PPC_FLAGS_MMU_SOFT_6xx | PPC_FLAGS_EXCP_603 |          \
 
512
                       PPC_FLAGS_INPUT_6xx)
 
513
/* PowerPC G2 */
 
514
#define PPC_INSNS_G2 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_6xx_TLB |        \
 
515
                      PPC_MEM_TLBSYNC | PPC_EXTERN | PPC_TB)
 
516
#define PPC_FLAGS_G2 (PPC_FLAGS_MMU_SOFT_6xx | PPC_FLAGS_EXCP_603 |           \
 
517
                      PPC_FLAGS_INPUT_6xx)
 
518
/* PowerPC 604 */
 
519
#define PPC_INSNS_604 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_EXTERN |        \
 
520
                       PPC_MEM_TLBSYNC | PPC_TB)
 
521
#define PPC_FLAGS_604 (PPC_FLAGS_MMU_32B | PPC_FLAGS_EXCP_604 |               \
 
522
                       PPC_FLAGS_INPUT_6xx)
 
523
/* PowerPC 740/750 (aka G3) */
 
524
#define PPC_INSNS_7x0 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_EXTERN |        \
 
525
                       PPC_MEM_TLBSYNC | PPC_TB)
 
526
#define PPC_FLAGS_7x0 (PPC_FLAGS_MMU_32B | PPC_FLAGS_EXCP_7x0 |               \
 
527
                       PPC_FLAGS_INPUT_6xx)
 
528
/* PowerPC 745/755 */
 
529
#define PPC_INSNS_7x5 (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_EXTERN |        \
 
530
                       PPC_MEM_TLBSYNC | PPC_TB | PPC_6xx_TLB)
 
531
#define PPC_FLAGS_7x5 (PPC_FLAGS_MMU_SOFT_6xx | PPC_FLAGS_EXCP_7x5 |          \
 
532
                       PPC_FLAGS_INPUT_6xx)
 
533
/* PowerPC 74xx (aka G4) */
 
534
#define PPC_INSNS_74xx (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_ALTIVEC |      \
 
535
                        PPC_MEM_TLBSYNC | PPC_TB)
 
536
#define PPC_FLAGS_74xx (PPC_FLAGS_MMU_32B | PPC_FLAGS_EXCP_74xx |             \
 
537
                        PPC_FLAGS_INPUT_6xx)
 
538
/* PowerPC 970 (aka G5) */
 
539
#define PPC_INSNS_970  (PPC_INSNS_COMMON | PPC_FLOAT_EXT | PPC_FLOAT_OPT |    \
 
540
                        PPC_ALTIVEC | PPC_MEM_TLBSYNC | PPC_TB |              \
 
541
                        PPC_64B | PPC_64_BRIDGE | PPC_SLBI)
 
542
#define PPC_FLAGS_970  (PPC_FLAGS_MMU_64BRIDGE | PPC_FLAGS_EXCP_970 |         \
 
543
                        PPC_FLAGS_INPUT_970)
 
544
 
 
545
/* Default PowerPC will be 604/970 */
 
546
#define PPC_INSNS_PPC32 PPC_INSNS_604
 
547
#define PPC_FLAGS_PPC32 PPC_FLAGS_604
 
548
#define PPC_INSNS_PPC64 PPC_INSNS_970
 
549
#define PPC_FLAGS_PPC64 PPC_FLAGS_970
 
550
#define PPC_INSNS_DEFAULT PPC_INSNS_604
 
551
#define PPC_FLAGS_DEFAULT PPC_FLAGS_604
284
552
typedef struct ppc_def_t ppc_def_t;
285
 
typedef struct opc_handler_t opc_handler_t;
286
553
 
287
554
/*****************************************************************************/
288
555
/* Types used to describe some PowerPC registers */
289
556
typedef struct CPUPPCState CPUPPCState;
 
557
typedef struct opc_handler_t opc_handler_t;
290
558
typedef struct ppc_tb_t ppc_tb_t;
291
559
typedef struct ppc_spr_t ppc_spr_t;
292
560
typedef struct ppc_dcr_t ppc_dcr_t;
293
 
typedef union ppc_avr_t ppc_avr_t;
 
561
typedef struct ppc_avr_t ppc_avr_t;
294
562
typedef union ppc_tlb_t ppc_tlb_t;
295
563
 
296
564
/* SPR access micro-ops generations callbacks */
300
568
#if !defined(CONFIG_USER_ONLY)
301
569
    void (*oea_read)(void *opaque, int spr_num);
302
570
    void (*oea_write)(void *opaque, int spr_num);
303
 
    void (*hea_read)(void *opaque, int spr_num);
304
 
    void (*hea_write)(void *opaque, int spr_num);
305
571
#endif
306
 
    const char *name;
 
572
    const unsigned char *name;
307
573
};
308
574
 
309
575
/* Altivec registers (128 bits) */
310
 
union ppc_avr_t {
311
 
    uint8_t u8[16];
312
 
    uint16_t u16[8];
313
 
    uint32_t u32[4];
314
 
    uint64_t u64[2];
 
576
struct ppc_avr_t {
 
577
    uint32_t u[4];
315
578
};
316
579
 
317
580
/* Software TLB cache */
340
603
/*****************************************************************************/
341
604
/* Machine state register bits definition                                    */
342
605
#define MSR_SF   63 /* Sixty-four-bit mode                            hflags */
343
 
#define MSR_TAG  62 /* Tag-active mode (POWERx ?)                            */
344
606
#define MSR_ISF  61 /* Sixty-four-bit interrupt mode on 630                  */
345
 
#define MSR_SHV  60 /* hypervisor state                               hflags */
 
607
#define MSR_HV   60 /* hypervisor state                               hflags */
346
608
#define MSR_CM   31 /* Computation mode for BookE                     hflags */
347
609
#define MSR_ICM  30 /* Interrupt computation mode for BookE                  */
348
 
#define MSR_THV  29 /* hypervisor state for 32 bits PowerPC           hflags */
349
610
#define MSR_UCLE 26 /* User-mode cache lock enable for BookE                 */
350
 
#define MSR_VR   25 /* altivec available                            x hflags */
351
 
#define MSR_SPE  25 /* SPE enable for BookE                         x hflags */
 
611
#define MSR_VR   25 /* altivec available                              hflags */
 
612
#define MSR_SPE  25 /* SPE enable for BookE                           hflags */
352
613
#define MSR_AP   23 /* Access privilege state on 602                  hflags */
353
614
#define MSR_SA   22 /* Supervisor access mode on 602                  hflags */
354
615
#define MSR_KEY  19 /* key bit on 603e                                       */
355
616
#define MSR_POW  18 /* Power management                                      */
356
 
#define MSR_TGPR 17 /* TGPR usage on 602/603                        x        */
357
 
#define MSR_CE   17 /* Critical interrupt enable on embedded PowerPC x       */
 
617
#define MSR_WE   18 /* Wait state enable on embedded PowerPC                 */
 
618
#define MSR_TGPR 17 /* TGPR usage on 602/603                                 */
 
619
#define MSR_TLB  17 /* TLB update on ?                                       */
 
620
#define MSR_CE   17 /* Critical interrupt enable on embedded PowerPC         */
358
621
#define MSR_ILE  16 /* Interrupt little-endian mode                          */
359
622
#define MSR_EE   15 /* External interrupt enable                             */
360
623
#define MSR_PR   14 /* Problem state                                  hflags */
361
624
#define MSR_FP   13 /* Floating point available                       hflags */
362
625
#define MSR_ME   12 /* Machine check interrupt enable                        */
363
626
#define MSR_FE0  11 /* Floating point exception mode 0                hflags */
364
 
#define MSR_SE   10 /* Single-step trace enable                     x hflags */
365
 
#define MSR_DWE  10 /* Debug wait enable on 405                     x        */
366
 
#define MSR_UBLE 10 /* User BTB lock enable on e500                 x        */
367
 
#define MSR_BE   9  /* Branch trace enable                          x hflags */
368
 
#define MSR_DE   9  /* Debug interrupts enable on embedded PowerPC  x        */
 
627
#define MSR_SE   10 /* Single-step trace enable                       hflags */
 
628
#define MSR_DWE  10 /* Debug wait enable on 405                              */
 
629
#define MSR_UBLE 10 /* User BTB lock enable on e500                          */
 
630
#define MSR_BE   9  /* Branch trace enable                            hflags */
 
631
#define MSR_DE   9  /* Debug interrupts enable on embedded PowerPC           */
369
632
#define MSR_FE1  8  /* Floating point exception mode 1                hflags */
370
633
#define MSR_AL   7  /* AL bit on POWER                                       */
371
 
#define MSR_EP   6  /* Exception prefix on 601                               */
 
634
#define MSR_IP   6  /* Interrupt prefix                                      */
372
635
#define MSR_IR   5  /* Instruction relocate                                  */
 
636
#define MSR_IS   5  /* Instruction address space on embedded PowerPC         */
373
637
#define MSR_DR   4  /* Data relocate                                         */
 
638
#define MSR_DS   4  /* Data address space on embedded PowerPC                */
374
639
#define MSR_PE   3  /* Protection enable on 403                              */
375
 
#define MSR_PX   2  /* Protection exclusive on 403                  x        */
376
 
#define MSR_PMM  2  /* Performance monitor mark on POWER            x        */
377
 
#define MSR_RI   1  /* Recoverable interrupt                        1        */
378
 
#define MSR_LE   0  /* Little-endian mode                           1 hflags */
379
 
 
380
 
#define msr_sf   ((env->msr >> MSR_SF)   & 1)
381
 
#define msr_isf  ((env->msr >> MSR_ISF)  & 1)
382
 
#define msr_shv  ((env->msr >> MSR_SHV)  & 1)
383
 
#define msr_cm   ((env->msr >> MSR_CM)   & 1)
384
 
#define msr_icm  ((env->msr >> MSR_ICM)  & 1)
385
 
#define msr_thv  ((env->msr >> MSR_THV)  & 1)
386
 
#define msr_ucle ((env->msr >> MSR_UCLE) & 1)
387
 
#define msr_vr   ((env->msr >> MSR_VR)   & 1)
388
 
#define msr_spe  ((env->msr >> MSR_SPE)  & 1)
389
 
#define msr_ap   ((env->msr >> MSR_AP)   & 1)
390
 
#define msr_sa   ((env->msr >> MSR_SA)   & 1)
391
 
#define msr_key  ((env->msr >> MSR_KEY)  & 1)
392
 
#define msr_pow  ((env->msr >> MSR_POW)  & 1)
393
 
#define msr_tgpr ((env->msr >> MSR_TGPR) & 1)
394
 
#define msr_ce   ((env->msr >> MSR_CE)   & 1)
395
 
#define msr_ile  ((env->msr >> MSR_ILE)  & 1)
396
 
#define msr_ee   ((env->msr >> MSR_EE)   & 1)
397
 
#define msr_pr   ((env->msr >> MSR_PR)   & 1)
398
 
#define msr_fp   ((env->msr >> MSR_FP)   & 1)
399
 
#define msr_me   ((env->msr >> MSR_ME)   & 1)
400
 
#define msr_fe0  ((env->msr >> MSR_FE0)  & 1)
401
 
#define msr_se   ((env->msr >> MSR_SE)   & 1)
402
 
#define msr_dwe  ((env->msr >> MSR_DWE)  & 1)
403
 
#define msr_uble ((env->msr >> MSR_UBLE) & 1)
404
 
#define msr_be   ((env->msr >> MSR_BE)   & 1)
405
 
#define msr_de   ((env->msr >> MSR_DE)   & 1)
406
 
#define msr_fe1  ((env->msr >> MSR_FE1)  & 1)
407
 
#define msr_al   ((env->msr >> MSR_AL)   & 1)
408
 
#define msr_ep   ((env->msr >> MSR_EP)   & 1)
409
 
#define msr_ir   ((env->msr >> MSR_IR)   & 1)
410
 
#define msr_dr   ((env->msr >> MSR_DR)   & 1)
411
 
#define msr_pe   ((env->msr >> MSR_PE)   & 1)
412
 
#define msr_px   ((env->msr >> MSR_PX)   & 1)
413
 
#define msr_pmm  ((env->msr >> MSR_PMM)  & 1)
414
 
#define msr_ri   ((env->msr >> MSR_RI)   & 1)
415
 
#define msr_le   ((env->msr >> MSR_LE)   & 1)
416
 
/* Hypervisor bit is more specific */
417
 
#if defined(TARGET_PPC64)
418
 
#define MSR_HVB (1ULL << MSR_SHV)
419
 
#define msr_hv  msr_shv
420
 
#else
421
 
#if defined(PPC_EMULATE_32BITS_HYPV)
422
 
#define MSR_HVB (1ULL << MSR_THV)
423
 
#define msr_hv  msr_thv
424
 
#else
425
 
#define MSR_HVB (0ULL)
426
 
#define msr_hv  (0)
427
 
#endif
428
 
#endif
429
 
 
430
 
enum {
431
 
    POWERPC_FLAG_NONE     = 0x00000000,
432
 
    /* Flag for MSR bit 25 signification (VRE/SPE)                           */
433
 
    POWERPC_FLAG_SPE      = 0x00000001,
434
 
    POWERPC_FLAG_VRE      = 0x00000002,
435
 
    /* Flag for MSR bit 17 signification (TGPR/CE)                           */
436
 
    POWERPC_FLAG_TGPR     = 0x00000004,
437
 
    POWERPC_FLAG_CE       = 0x00000008,
438
 
    /* Flag for MSR bit 10 signification (SE/DWE/UBLE)                       */
439
 
    POWERPC_FLAG_SE       = 0x00000010,
440
 
    POWERPC_FLAG_DWE      = 0x00000020,
441
 
    POWERPC_FLAG_UBLE     = 0x00000040,
442
 
    /* Flag for MSR bit 9 signification (BE/DE)                              */
443
 
    POWERPC_FLAG_BE       = 0x00000080,
444
 
    POWERPC_FLAG_DE       = 0x00000100,
445
 
    /* Flag for MSR bit 2 signification (PX/PMM)                             */
446
 
    POWERPC_FLAG_PX       = 0x00000200,
447
 
    POWERPC_FLAG_PMM      = 0x00000400,
448
 
    /* Flag for special features                                             */
449
 
    /* Decrementer clock: RTC clock (POWER, 601) or bus clock                */
450
 
    POWERPC_FLAG_RTC_CLK  = 0x00010000,
451
 
    POWERPC_FLAG_BUS_CLK  = 0x00020000,
452
 
};
453
 
 
454
 
/*****************************************************************************/
455
 
/* Floating point status and control register                                */
456
 
#define FPSCR_FX     31 /* Floating-point exception summary                  */
457
 
#define FPSCR_FEX    30 /* Floating-point enabled exception summary          */
458
 
#define FPSCR_VX     29 /* Floating-point invalid operation exception summ.  */
459
 
#define FPSCR_OX     28 /* Floating-point overflow exception                 */
460
 
#define FPSCR_UX     27 /* Floating-point underflow exception                */
461
 
#define FPSCR_ZX     26 /* Floating-point zero divide exception              */
462
 
#define FPSCR_XX     25 /* Floating-point inexact exception                  */
463
 
#define FPSCR_VXSNAN 24 /* Floating-point invalid operation exception (sNan) */
464
 
#define FPSCR_VXISI  23 /* Floating-point invalid operation exception (inf)  */
465
 
#define FPSCR_VXIDI  22 /* Floating-point invalid operation exception (inf)  */
466
 
#define FPSCR_VXZDZ  21 /* Floating-point invalid operation exception (zero) */
467
 
#define FPSCR_VXIMZ  20 /* Floating-point invalid operation exception (inf)  */
468
 
#define FPSCR_VXVC   19 /* Floating-point invalid operation exception (comp) */
469
 
#define FPSCR_FR     18 /* Floating-point fraction rounded                   */
470
 
#define FPSCR_FI     17 /* Floating-point fraction inexact                   */
471
 
#define FPSCR_C      16 /* Floating-point result class descriptor            */
472
 
#define FPSCR_FL     15 /* Floating-point less than or negative              */
473
 
#define FPSCR_FG     14 /* Floating-point greater than or negative           */
474
 
#define FPSCR_FE     13 /* Floating-point equal or zero                      */
475
 
#define FPSCR_FU     12 /* Floating-point unordered or NaN                   */
476
 
#define FPSCR_FPCC   12 /* Floating-point condition code                     */
477
 
#define FPSCR_FPRF   12 /* Floating-point result flags                       */
478
 
#define FPSCR_VXSOFT 10 /* Floating-point invalid operation exception (soft) */
479
 
#define FPSCR_VXSQRT 9  /* Floating-point invalid operation exception (sqrt) */
480
 
#define FPSCR_VXCVI  8  /* Floating-point invalid operation exception (int)  */
481
 
#define FPSCR_VE     7  /* Floating-point invalid operation exception enable */
482
 
#define FPSCR_OE     6  /* Floating-point overflow exception enable          */
483
 
#define FPSCR_UE     5  /* Floating-point undeflow exception enable          */
484
 
#define FPSCR_ZE     4  /* Floating-point zero divide exception enable       */
485
 
#define FPSCR_XE     3  /* Floating-point inexact exception enable           */
486
 
#define FPSCR_NI     2  /* Floating-point non-IEEE mode                      */
487
 
#define FPSCR_RN1    1
488
 
#define FPSCR_RN     0  /* Floating-point rounding control                   */
489
 
#define fpscr_fex    (((env->fpscr) >> FPSCR_FEX)    & 0x1)
490
 
#define fpscr_vx     (((env->fpscr) >> FPSCR_VX)     & 0x1)
491
 
#define fpscr_ox     (((env->fpscr) >> FPSCR_OX)     & 0x1)
492
 
#define fpscr_ux     (((env->fpscr) >> FPSCR_UX)     & 0x1)
493
 
#define fpscr_zx     (((env->fpscr) >> FPSCR_ZX)     & 0x1)
494
 
#define fpscr_xx     (((env->fpscr) >> FPSCR_XX)     & 0x1)
495
 
#define fpscr_vxsnan (((env->fpscr) >> FPSCR_VXSNAN) & 0x1)
496
 
#define fpscr_vxisi  (((env->fpscr) >> FPSCR_VXISI)  & 0x1)
497
 
#define fpscr_vxidi  (((env->fpscr) >> FPSCR_VXIDI)  & 0x1)
498
 
#define fpscr_vxzdz  (((env->fpscr) >> FPSCR_VXZDZ)  & 0x1)
499
 
#define fpscr_vximz  (((env->fpscr) >> FPSCR_VXIMZ)  & 0x1)
500
 
#define fpscr_vxvc   (((env->fpscr) >> FPSCR_VXVC)   & 0x1)
501
 
#define fpscr_fpcc   (((env->fpscr) >> FPSCR_FPCC)   & 0xF)
502
 
#define fpscr_vxsoft (((env->fpscr) >> FPSCR_VXSOFT) & 0x1)
503
 
#define fpscr_vxsqrt (((env->fpscr) >> FPSCR_VXSQRT) & 0x1)
504
 
#define fpscr_vxcvi  (((env->fpscr) >> FPSCR_VXCVI)  & 0x1)
505
 
#define fpscr_ve     (((env->fpscr) >> FPSCR_VE)     & 0x1)
506
 
#define fpscr_oe     (((env->fpscr) >> FPSCR_OE)     & 0x1)
507
 
#define fpscr_ue     (((env->fpscr) >> FPSCR_UE)     & 0x1)
508
 
#define fpscr_ze     (((env->fpscr) >> FPSCR_ZE)     & 0x1)
509
 
#define fpscr_xe     (((env->fpscr) >> FPSCR_XE)     & 0x1)
510
 
#define fpscr_ni     (((env->fpscr) >> FPSCR_NI)     & 0x1)
511
 
#define fpscr_rn     (((env->fpscr) >> FPSCR_RN)     & 0x3)
512
 
/* Invalid operation exception summary */
513
 
#define fpscr_ix ((env->fpscr) & ((1 << FPSCR_VXSNAN) | (1 << FPSCR_VXISI)  | \
514
 
                                  (1 << FPSCR_VXIDI)  | (1 << FPSCR_VXZDZ)  | \
515
 
                                  (1 << FPSCR_VXIMZ)  | (1 << FPSCR_VXVC)   | \
516
 
                                  (1 << FPSCR_VXSOFT) | (1 << FPSCR_VXSQRT) | \
517
 
                                  (1 << FPSCR_VXCVI)))
518
 
/* exception summary */
519
 
#define fpscr_ex  (((env->fpscr) >> FPSCR_XX) & 0x1F)
520
 
/* enabled exception summary */
521
 
#define fpscr_eex (((env->fpscr) >> FPSCR_XX) & ((env->fpscr) >> FPSCR_XE) &  \
522
 
                   0x1F)
 
640
#define MSR_EP   3  /* Exception prefix on 601                               */
 
641
#define MSR_PX   2  /* Protection exclusive on 403                           */
 
642
#define MSR_PMM  2  /* Performance monitor mark on POWER                     */
 
643
#define MSR_RI   1  /* Recoverable interrupt                                 */
 
644
#define MSR_LE   0  /* Little-endian mode                             hflags */
 
645
#define msr_sf   env->msr[MSR_SF]
 
646
#define msr_isf  env->msr[MSR_ISF]
 
647
#define msr_hv   env->msr[MSR_HV]
 
648
#define msr_cm   env->msr[MSR_CM]
 
649
#define msr_icm  env->msr[MSR_ICM]
 
650
#define msr_ucle env->msr[MSR_UCLE]
 
651
#define msr_vr   env->msr[MSR_VR]
 
652
#define msr_spe  env->msr[MSR_SPE]
 
653
#define msr_ap   env->msr[MSR_AP]
 
654
#define msr_sa   env->msr[MSR_SA]
 
655
#define msr_key  env->msr[MSR_KEY]
 
656
#define msr_pow  env->msr[MSR_POW]
 
657
#define msr_we   env->msr[MSR_WE]
 
658
#define msr_tgpr env->msr[MSR_TGPR]
 
659
#define msr_tlb  env->msr[MSR_TLB]
 
660
#define msr_ce   env->msr[MSR_CE]
 
661
#define msr_ile  env->msr[MSR_ILE]
 
662
#define msr_ee   env->msr[MSR_EE]
 
663
#define msr_pr   env->msr[MSR_PR]
 
664
#define msr_fp   env->msr[MSR_FP]
 
665
#define msr_me   env->msr[MSR_ME]
 
666
#define msr_fe0  env->msr[MSR_FE0]
 
667
#define msr_se   env->msr[MSR_SE]
 
668
#define msr_dwe  env->msr[MSR_DWE]
 
669
#define msr_uble env->msr[MSR_UBLE]
 
670
#define msr_be   env->msr[MSR_BE]
 
671
#define msr_de   env->msr[MSR_DE]
 
672
#define msr_fe1  env->msr[MSR_FE1]
 
673
#define msr_al   env->msr[MSR_AL]
 
674
#define msr_ip   env->msr[MSR_IP]
 
675
#define msr_ir   env->msr[MSR_IR]
 
676
#define msr_is   env->msr[MSR_IS]
 
677
#define msr_dr   env->msr[MSR_DR]
 
678
#define msr_ds   env->msr[MSR_DS]
 
679
#define msr_pe   env->msr[MSR_PE]
 
680
#define msr_ep   env->msr[MSR_EP]
 
681
#define msr_px   env->msr[MSR_PX]
 
682
#define msr_pmm  env->msr[MSR_PMM]
 
683
#define msr_ri   env->msr[MSR_RI]
 
684
#define msr_le   env->msr[MSR_LE]
523
685
 
524
686
/*****************************************************************************/
525
687
/* The whole PowerPC CPU context */
526
 
#define NB_MMU_MODES 3
527
 
 
528
688
struct CPUPPCState {
529
689
    /* First are the most commonly used resources
530
690
     * during translated code execution
531
691
     */
532
 
#if TARGET_LONG_BITS > HOST_LONG_BITS
533
 
    target_ulong t0, t1;
534
 
#endif
535
 
     /* XXX: this is a temporary workaround for i386. cf translate.c comment */
536
 
#if (TARGET_LONG_BITS > HOST_LONG_BITS) || defined(HOST_I386)
537
 
    target_ulong t2;
538
 
#endif
539
 
#if !defined(TARGET_PPC64)
 
692
#if TARGET_GPR_BITS > HOST_LONG_BITS
540
693
    /* temporary fixed-point registers
541
 
     * used to emulate 64 bits registers on 32 bits targets
542
 
     */
543
 
    uint64_t t0_64, t1_64, t2_64;
 
694
     * used to emulate 64 bits target on 32 bits hosts
 
695
     */ 
 
696
    target_ulong t0, t1, t2;
544
697
#endif
545
 
    ppc_avr_t avr0, avr1, avr2;
 
698
    ppc_avr_t t0_avr, t1_avr, t2_avr;
546
699
 
547
700
    /* general purpose registers */
548
 
    target_ulong gpr[32];
549
 
#if !defined(TARGET_PPC64)
550
 
    /* Storage for GPR MSB, used by the SPE extension */
551
 
    target_ulong gprh[32];
552
 
#endif
 
701
    ppc_gpr_t gpr[32];
553
702
    /* LR */
554
703
    target_ulong lr;
555
704
    /* CTR */
556
705
    target_ulong ctr;
557
706
    /* condition register */
558
 
    uint32_t crf[8];
 
707
    uint8_t crf[8];
559
708
    /* XER */
560
 
    target_ulong xer;
 
709
    /* XXX: We use only 5 fields, but we want to keep the structure aligned */
 
710
    uint8_t xer[8];
561
711
    /* Reservation address */
562
712
    target_ulong reserve;
563
713
 
564
714
    /* Those ones are used in supervisor mode only */
565
715
    /* machine state register */
566
 
    target_ulong msr;
 
716
    uint8_t msr[64];
567
717
    /* temporary general purpose registers */
568
 
    target_ulong tgpr[4]; /* Used to speed-up TLB assist handlers */
 
718
    ppc_gpr_t tgpr[4]; /* Used to speed-up TLB assist handlers */
569
719
 
570
720
    /* Floating point execution context */
571
721
    /* temporary float registers */
576
726
    /* floating point registers */
577
727
    float64 fpr[32];
578
728
    /* floating point status and control register */
579
 
    uint32_t fpscr;
 
729
    uint8_t fpscr[8];
580
730
 
581
731
    CPU_COMMON
582
732
 
 
733
    int halted; /* TRUE if the CPU is in suspend state */
 
734
 
583
735
    int access_type; /* when a memory exception occurs, the access
584
736
                        type is stored here */
585
737
 
586
 
    /* MMU context - only relevant for full system emulation */
587
 
#if !defined(CONFIG_USER_ONLY)
588
 
#if defined(TARGET_PPC64)
 
738
    /* MMU context */
589
739
    /* Address space register */
590
740
    target_ulong asr;
591
 
    /* PowerPC 64 SLB area */
592
 
    int slb_nr;
593
 
#endif
594
741
    /* segment registers */
595
742
    target_ulong sdr1;
596
743
    target_ulong sr[16];
598
745
    int nb_BATs;
599
746
    target_ulong DBAT[2][8];
600
747
    target_ulong IBAT[2][8];
601
 
    /* PowerPC TLB registers (for 4xx and 60x software driven TLBs) */
602
 
    int nb_tlb;      /* Total number of TLB                                  */
603
 
    int tlb_per_way; /* Speed-up helper: used to avoid divisions at run time */
604
 
    int nb_ways;     /* Number of ways in the TLB set                        */
605
 
    int last_way;    /* Last used way used to allocate TLB in a LRU way      */
606
 
    int id_tlbs;     /* If 1, MMU has separated TLBs for instructions & data */
607
 
    int nb_pids;     /* Number of available PID registers                    */
608
 
    ppc_tlb_t *tlb;  /* TLB is optional. Allocate them only if needed        */
609
 
    /* 403 dedicated access protection registers */
610
 
    target_ulong pb[4];
611
 
#endif
612
748
 
613
749
    /* Other registers */
614
750
    /* Special purpose registers */
615
751
    target_ulong spr[1024];
616
 
    ppc_spr_t spr_cb[1024];
617
752
    /* Altivec registers */
618
753
    ppc_avr_t avr[32];
619
754
    uint32_t vscr;
620
755
    /* SPE registers */
621
 
    target_ulong spe_acc;
 
756
    ppc_gpr_t spe_acc;
622
757
    float_status spe_status;
623
758
    uint32_t spe_fscr;
624
759
 
628
763
    /* Device control registers */
629
764
    ppc_dcr_t *dcr_env;
630
765
 
631
 
    int dcache_line_size;
632
 
    int icache_line_size;
 
766
    /* PowerPC TLB registers (for 4xx and 60x software driven TLBs) */
 
767
    int nb_tlb;      /* Total number of TLB                                  */
 
768
    int tlb_per_way; /* Speed-up helper: used to avoid divisions at run time */
 
769
    int nb_ways;     /* Number of ways in the TLB set                        */
 
770
    int last_way;    /* Last used way used to allocate TLB in a LRU way      */
 
771
    int id_tlbs;     /* If 1, MMU has separated TLBs for instructions & data */
 
772
    int nb_pids;     /* Number of available PID registers                    */
 
773
    ppc_tlb_t *tlb;  /* TLB is optional. Allocate them only if needed        */
 
774
    /* 403 dedicated access protection registers */
 
775
    target_ulong pb[4];
633
776
 
634
777
    /* Those resources are used during exception processing */
635
778
    /* CPU model definition */
636
 
    target_ulong msr_mask;
637
 
    powerpc_mmu_t mmu_model;
638
 
    powerpc_excp_t excp_model;
639
 
    powerpc_input_t bus_model;
640
 
    int bfd_mach;
 
779
    uint64_t msr_mask;
641
780
    uint32_t flags;
642
781
 
 
782
    int exception_index;
643
783
    int error_code;
 
784
    int interrupt_request;
644
785
    uint32_t pending_interrupts;
645
786
#if !defined(CONFIG_USER_ONLY)
646
787
    /* This is the IRQ controller, which is implementation dependant
648
789
     */
649
790
    uint32_t irq_input_state;
650
791
    void **irq_inputs;
651
 
    /* Exception vectors */
652
 
    target_ulong excp_vectors[POWERPC_EXCP_NB];
653
 
    target_ulong excp_prefix;
654
 
    target_ulong ivor_mask;
655
 
    target_ulong ivpr_mask;
656
 
    target_ulong hreset_vector;
657
792
#endif
658
793
 
659
794
    /* Those resources are used only during code translation */
660
795
    /* Next instruction pointer */
661
796
    target_ulong nip;
662
 
 
 
797
    /* SPR translation callbacks */
 
798
    ppc_spr_t spr_cb[1024];
663
799
    /* opcode handlers */
664
800
    opc_handler_t *opcodes[0x40];
665
801
 
666
802
    /* Those resources are used only in Qemu core */
667
 
    target_ulong hflags;      /* hflags is a MSR & HFLAGS_MASK         */
668
 
    target_ulong hflags_nmsr; /* specific hflags, not comming from MSR */
669
 
    int mmu_idx;         /* precomputed MMU index to speed up mem accesses */
 
803
    jmp_buf jmp_env;
 
804
    int user_mode_only; /* user mode only simulation */
 
805
    uint32_t hflags;
670
806
 
671
807
    /* Power management */
672
808
    int power_mode;
673
 
    int (*check_pow)(CPUPPCState *env);
674
809
 
675
810
    /* temporary hack to handle OSI calls (only used if non NULL) */
676
811
    int (*osi_call)(struct CPUPPCState *env);
684
819
    target_phys_addr_t pg_addr[2]; /* PTE tables base addresses */
685
820
    target_ulong ptem;             /* Virtual segment ID | API  */
686
821
    int key;                       /* Access key                */
687
 
    int nx;                        /* Non-execute area          */
688
822
};
689
823
 
690
824
/*****************************************************************************/
691
 
CPUPPCState *cpu_ppc_init (const char *cpu_model);
692
 
void ppc_translate_init(void);
693
 
int cpu_ppc_exec (CPUPPCState *s);
694
 
void cpu_ppc_close (CPUPPCState *s);
 
825
CPUPPCState *cpu_ppc_init(void);
 
826
int cpu_ppc_exec(CPUPPCState *s);
 
827
void cpu_ppc_close(CPUPPCState *s);
695
828
/* you can call this signal handler from your SIGBUS and SIGSEGV
696
829
   signal handlers to inform the virtual CPU of exceptions. non zero
697
830
   is returned if the signal was handled by the virtual CPU.  */
698
 
int cpu_ppc_signal_handler (int host_signum, void *pinfo,
699
 
                            void *puc);
 
831
int cpu_ppc_signal_handler(int host_signum, void *pinfo, 
 
832
                           void *puc);
700
833
 
701
834
void do_interrupt (CPUPPCState *env);
702
835
void ppc_hw_interrupt (CPUPPCState *env);
703
 
void cpu_loop_exit (void);
 
836
void cpu_loop_exit(void);
704
837
 
705
838
void dump_stack (CPUPPCState *env);
706
839
 
713
846
target_ulong do_load_dbatl (CPUPPCState *env, int nr);
714
847
void do_store_dbatu (CPUPPCState *env, int nr, target_ulong value);
715
848
void do_store_dbatl (CPUPPCState *env, int nr, target_ulong value);
716
 
void do_store_ibatu_601 (CPUPPCState *env, int nr, target_ulong value);
717
 
void do_store_ibatl_601 (CPUPPCState *env, int nr, target_ulong value);
718
849
target_ulong do_load_sdr1 (CPUPPCState *env);
719
850
void do_store_sdr1 (CPUPPCState *env, target_ulong value);
720
851
#if defined(TARGET_PPC64)
721
852
target_ulong ppc_load_asr (CPUPPCState *env);
722
853
void ppc_store_asr (CPUPPCState *env, target_ulong value);
723
 
target_ulong ppc_load_slb (CPUPPCState *env, int slb_nr);
724
 
void ppc_store_slb (CPUPPCState *env, int slb_nr, target_ulong rs);
725
 
#endif /* defined(TARGET_PPC64) */
726
 
#if 0 // Unused
 
854
#endif
727
855
target_ulong do_load_sr (CPUPPCState *env, int srnum);
728
 
#endif
729
856
void do_store_sr (CPUPPCState *env, int srnum, target_ulong value);
730
 
#endif /* !defined(CONFIG_USER_ONLY) */
731
 
void ppc_store_msr (CPUPPCState *env, target_ulong value);
 
857
#endif
 
858
uint32_t ppc_load_xer (CPUPPCState *env);
 
859
void ppc_store_xer (CPUPPCState *env, uint32_t value);
 
860
target_ulong do_load_msr (CPUPPCState *env);
 
861
void do_store_msr (CPUPPCState *env, target_ulong value);
 
862
void ppc_store_msr_32 (CPUPPCState *env, uint32_t value);
732
863
 
 
864
void do_compute_hflags (CPUPPCState *env);
733
865
void cpu_ppc_reset (void *opaque);
 
866
CPUPPCState *cpu_ppc_init (void);
 
867
void cpu_ppc_close(CPUPPCState *env);
734
868
 
 
869
int ppc_find_by_name (const unsigned char *name, ppc_def_t **def);
 
870
int ppc_find_by_pvr (uint32_t apvr, ppc_def_t **def);
735
871
void ppc_cpu_list (FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
736
 
 
737
 
const ppc_def_t *cpu_ppc_find_by_name (const char *name);
738
 
int cpu_ppc_register_internal (CPUPPCState *env, const ppc_def_t *def);
 
872
int cpu_ppc_register (CPUPPCState *env, ppc_def_t *def);
739
873
 
740
874
/* Time-base and decrementer management */
741
875
#ifndef NO_CPU_IO_DEFS
743
877
uint32_t cpu_ppc_load_tbu (CPUPPCState *env);
744
878
void cpu_ppc_store_tbu (CPUPPCState *env, uint32_t value);
745
879
void cpu_ppc_store_tbl (CPUPPCState *env, uint32_t value);
746
 
uint32_t cpu_ppc_load_atbl (CPUPPCState *env);
747
 
uint32_t cpu_ppc_load_atbu (CPUPPCState *env);
748
 
void cpu_ppc_store_atbl (CPUPPCState *env, uint32_t value);
749
 
void cpu_ppc_store_atbu (CPUPPCState *env, uint32_t value);
750
880
uint32_t cpu_ppc_load_decr (CPUPPCState *env);
751
881
void cpu_ppc_store_decr (CPUPPCState *env, uint32_t value);
752
 
uint32_t cpu_ppc_load_hdecr (CPUPPCState *env);
753
 
void cpu_ppc_store_hdecr (CPUPPCState *env, uint32_t value);
754
 
uint64_t cpu_ppc_load_purr (CPUPPCState *env);
755
 
void cpu_ppc_store_purr (CPUPPCState *env, uint64_t value);
756
882
uint32_t cpu_ppc601_load_rtcl (CPUPPCState *env);
757
883
uint32_t cpu_ppc601_load_rtcu (CPUPPCState *env);
758
884
#if !defined(CONFIG_USER_ONLY)
765
891
void store_booke_tcr (CPUPPCState *env, target_ulong val);
766
892
void store_booke_tsr (CPUPPCState *env, target_ulong val);
767
893
void ppc_tlb_invalidate_all (CPUPPCState *env);
768
 
void ppc_tlb_invalidate_one (CPUPPCState *env, target_ulong addr);
769
 
#if defined(TARGET_PPC64)
770
 
void ppc_slb_invalidate_all (CPUPPCState *env);
771
 
void ppc_slb_invalidate_one (CPUPPCState *env, uint64_t T0);
772
 
#endif
773
 
int ppcemb_tlb_search (CPUPPCState *env, target_ulong address, uint32_t pid);
774
 
#endif
775
 
#endif
776
 
 
777
 
static always_inline uint64_t ppc_dump_gpr (CPUPPCState *env, int gprn)
778
 
{
779
 
    uint64_t gprv;
780
 
 
781
 
    gprv = env->gpr[gprn];
782
 
#if !defined(TARGET_PPC64)
783
 
    if (env->flags & POWERPC_FLAG_SPE) {
784
 
        /* If the CPU implements the SPE extension, we have to get the
785
 
         * high bits of the GPR from the gprh storage area
786
 
         */
787
 
        gprv &= 0xFFFFFFFFULL;
788
 
        gprv |= (uint64_t)env->gprh[gprn] << 32;
789
 
    }
790
 
#endif
791
 
 
792
 
    return gprv;
793
 
}
 
894
int ppcemb_tlb_search (CPUPPCState *env, target_ulong address);
 
895
#endif
 
896
#endif
794
897
 
795
898
/* Device control registers */
796
899
int ppc_dcr_read (ppc_dcr_t *dcr_env, int dcrn, target_ulong *valp);
801
904
#define cpu_exec cpu_ppc_exec
802
905
#define cpu_gen_code cpu_ppc_gen_code
803
906
#define cpu_signal_handler cpu_ppc_signal_handler
804
 
#define cpu_list ppc_cpu_list
805
 
 
806
 
#define CPU_SAVE_VERSION 3
807
 
 
808
 
/* MMU modes definitions */
809
 
#define MMU_MODE0_SUFFIX _user
810
 
#define MMU_MODE1_SUFFIX _kernel
811
 
#define MMU_MODE2_SUFFIX _hypv
812
 
#define MMU_USER_IDX 0
813
 
static inline int cpu_mmu_index (CPUState *env)
814
 
{
815
 
    return env->mmu_idx;
816
 
}
817
 
 
818
 
#if defined(CONFIG_USER_ONLY)
819
 
static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
820
 
{
821
 
    int i;
822
 
    if (newsp)
823
 
        env->gpr[1] = newsp;
824
 
    for (i = 7; i < 32; i++)
825
 
        env->gpr[i] = 0;
826
 
}
827
 
#endif
828
 
 
829
 
#define CPU_PC_FROM_TB(env, tb) env->nip = tb->pc
830
907
 
831
908
#include "cpu-all.h"
832
909
 
833
910
/*****************************************************************************/
834
 
/* CRF definitions */
835
 
#define CRF_LT        3
836
 
#define CRF_GT        2
837
 
#define CRF_EQ        1
838
 
#define CRF_SO        0
839
 
#define CRF_CH        (1 << 4)
840
 
#define CRF_CL        (1 << 3)
841
 
#define CRF_CH_OR_CL  (1 << 2)
842
 
#define CRF_CH_AND_CL (1 << 1)
 
911
/* Registers definitions */
 
912
#define ugpr(n) (env->gpr[n])
843
913
 
844
 
/* XER definitions */
845
 
#define XER_SO  31
846
 
#define XER_OV  30
847
 
#define XER_CA  29
848
 
#define XER_CMP  8
849
 
#define XER_BC   0
850
 
#define xer_so  ((env->xer >> XER_SO)  &    1)
851
 
#define xer_ov  ((env->xer >> XER_OV)  &    1)
852
 
#define xer_ca  ((env->xer >> XER_CA)  &    1)
853
 
#define xer_cmp ((env->xer >> XER_CMP) & 0xFF)
854
 
#define xer_bc  ((env->xer >> XER_BC)  & 0x7F)
 
914
#define XER_SO 31
 
915
#define XER_OV 30
 
916
#define XER_CA 29
 
917
#define XER_CMP 8
 
918
#define XER_BC 0
 
919
#define xer_so  env->xer[4]
 
920
#define xer_ov  env->xer[6]
 
921
#define xer_ca  env->xer[2]
 
922
#define xer_cmp env->xer[1]
 
923
#define xer_bc env->xer[0]
855
924
 
856
925
/* SPR definitions */
857
 
#define SPR_MQ                (0x000)
858
 
#define SPR_XER               (0x001)
859
 
#define SPR_601_VRTCU         (0x004)
860
 
#define SPR_601_VRTCL         (0x005)
861
 
#define SPR_601_UDECR         (0x006)
862
 
#define SPR_LR                (0x008)
863
 
#define SPR_CTR               (0x009)
864
 
#define SPR_DSISR             (0x012)
865
 
#define SPR_DAR               (0x013) /* DAE for PowerPC 601 */
866
 
#define SPR_601_RTCU          (0x014)
867
 
#define SPR_601_RTCL          (0x015)
868
 
#define SPR_DECR              (0x016)
869
 
#define SPR_SDR1              (0x019)
870
 
#define SPR_SRR0              (0x01A)
871
 
#define SPR_SRR1              (0x01B)
872
 
#define SPR_AMR               (0x01D)
873
 
#define SPR_BOOKE_PID         (0x030)
874
 
#define SPR_BOOKE_DECAR       (0x036)
875
 
#define SPR_BOOKE_CSRR0       (0x03A)
876
 
#define SPR_BOOKE_CSRR1       (0x03B)
877
 
#define SPR_BOOKE_DEAR        (0x03D)
878
 
#define SPR_BOOKE_ESR         (0x03E)
879
 
#define SPR_BOOKE_IVPR        (0x03F)
880
 
#define SPR_MPC_EIE           (0x050)
881
 
#define SPR_MPC_EID           (0x051)
882
 
#define SPR_MPC_NRI           (0x052)
883
 
#define SPR_CTRL              (0x088)
884
 
#define SPR_MPC_CMPA          (0x090)
885
 
#define SPR_MPC_CMPB          (0x091)
886
 
#define SPR_MPC_CMPC          (0x092)
887
 
#define SPR_MPC_CMPD          (0x093)
888
 
#define SPR_MPC_ECR           (0x094)
889
 
#define SPR_MPC_DER           (0x095)
890
 
#define SPR_MPC_COUNTA        (0x096)
891
 
#define SPR_MPC_COUNTB        (0x097)
892
 
#define SPR_UCTRL             (0x098)
893
 
#define SPR_MPC_CMPE          (0x098)
894
 
#define SPR_MPC_CMPF          (0x099)
895
 
#define SPR_MPC_CMPG          (0x09A)
896
 
#define SPR_MPC_CMPH          (0x09B)
897
 
#define SPR_MPC_LCTRL1        (0x09C)
898
 
#define SPR_MPC_LCTRL2        (0x09D)
899
 
#define SPR_MPC_ICTRL         (0x09E)
900
 
#define SPR_MPC_BAR           (0x09F)
901
 
#define SPR_VRSAVE            (0x100)
902
 
#define SPR_USPRG0            (0x100)
903
 
#define SPR_USPRG1            (0x101)
904
 
#define SPR_USPRG2            (0x102)
905
 
#define SPR_USPRG3            (0x103)
906
 
#define SPR_USPRG4            (0x104)
907
 
#define SPR_USPRG5            (0x105)
908
 
#define SPR_USPRG6            (0x106)
909
 
#define SPR_USPRG7            (0x107)
910
 
#define SPR_VTBL              (0x10C)
911
 
#define SPR_VTBU              (0x10D)
912
 
#define SPR_SPRG0             (0x110)
913
 
#define SPR_SPRG1             (0x111)
914
 
#define SPR_SPRG2             (0x112)
915
 
#define SPR_SPRG3             (0x113)
916
 
#define SPR_SPRG4             (0x114)
917
 
#define SPR_SCOMC             (0x114)
918
 
#define SPR_SPRG5             (0x115)
919
 
#define SPR_SCOMD             (0x115)
920
 
#define SPR_SPRG6             (0x116)
921
 
#define SPR_SPRG7             (0x117)
922
 
#define SPR_ASR               (0x118)
923
 
#define SPR_EAR               (0x11A)
924
 
#define SPR_TBL               (0x11C)
925
 
#define SPR_TBU               (0x11D)
926
 
#define SPR_TBU40             (0x11E)
927
 
#define SPR_SVR               (0x11E)
928
 
#define SPR_BOOKE_PIR         (0x11E)
929
 
#define SPR_PVR               (0x11F)
930
 
#define SPR_HSPRG0            (0x130)
931
 
#define SPR_BOOKE_DBSR        (0x130)
932
 
#define SPR_HSPRG1            (0x131)
933
 
#define SPR_HDSISR            (0x132)
934
 
#define SPR_HDAR              (0x133)
935
 
#define SPR_BOOKE_DBCR0       (0x134)
936
 
#define SPR_IBCR              (0x135)
937
 
#define SPR_PURR              (0x135)
938
 
#define SPR_BOOKE_DBCR1       (0x135)
939
 
#define SPR_DBCR              (0x136)
940
 
#define SPR_HDEC              (0x136)
941
 
#define SPR_BOOKE_DBCR2       (0x136)
942
 
#define SPR_HIOR              (0x137)
943
 
#define SPR_MBAR              (0x137)
944
 
#define SPR_RMOR              (0x138)
945
 
#define SPR_BOOKE_IAC1        (0x138)
946
 
#define SPR_HRMOR             (0x139)
947
 
#define SPR_BOOKE_IAC2        (0x139)
948
 
#define SPR_HSRR0             (0x13A)
949
 
#define SPR_BOOKE_IAC3        (0x13A)
950
 
#define SPR_HSRR1             (0x13B)
951
 
#define SPR_BOOKE_IAC4        (0x13B)
952
 
#define SPR_LPCR              (0x13C)
953
 
#define SPR_BOOKE_DAC1        (0x13C)
954
 
#define SPR_LPIDR             (0x13D)
955
 
#define SPR_DABR2             (0x13D)
956
 
#define SPR_BOOKE_DAC2        (0x13D)
957
 
#define SPR_BOOKE_DVC1        (0x13E)
958
 
#define SPR_BOOKE_DVC2        (0x13F)
959
 
#define SPR_BOOKE_TSR         (0x150)
960
 
#define SPR_BOOKE_TCR         (0x154)
961
 
#define SPR_BOOKE_IVOR0       (0x190)
962
 
#define SPR_BOOKE_IVOR1       (0x191)
963
 
#define SPR_BOOKE_IVOR2       (0x192)
964
 
#define SPR_BOOKE_IVOR3       (0x193)
965
 
#define SPR_BOOKE_IVOR4       (0x194)
966
 
#define SPR_BOOKE_IVOR5       (0x195)
967
 
#define SPR_BOOKE_IVOR6       (0x196)
968
 
#define SPR_BOOKE_IVOR7       (0x197)
969
 
#define SPR_BOOKE_IVOR8       (0x198)
970
 
#define SPR_BOOKE_IVOR9       (0x199)
971
 
#define SPR_BOOKE_IVOR10      (0x19A)
972
 
#define SPR_BOOKE_IVOR11      (0x19B)
973
 
#define SPR_BOOKE_IVOR12      (0x19C)
974
 
#define SPR_BOOKE_IVOR13      (0x19D)
975
 
#define SPR_BOOKE_IVOR14      (0x19E)
976
 
#define SPR_BOOKE_IVOR15      (0x19F)
977
 
#define SPR_BOOKE_SPEFSCR     (0x200)
978
 
#define SPR_Exxx_BBEAR        (0x201)
979
 
#define SPR_Exxx_BBTAR        (0x202)
980
 
#define SPR_Exxx_L1CFG0       (0x203)
981
 
#define SPR_Exxx_NPIDR        (0x205)
982
 
#define SPR_ATBL              (0x20E)
983
 
#define SPR_ATBU              (0x20F)
984
 
#define SPR_IBAT0U            (0x210)
985
 
#define SPR_BOOKE_IVOR32      (0x210)
986
 
#define SPR_RCPU_MI_GRA       (0x210)
987
 
#define SPR_IBAT0L            (0x211)
988
 
#define SPR_BOOKE_IVOR33      (0x211)
989
 
#define SPR_IBAT1U            (0x212)
990
 
#define SPR_BOOKE_IVOR34      (0x212)
991
 
#define SPR_IBAT1L            (0x213)
992
 
#define SPR_BOOKE_IVOR35      (0x213)
993
 
#define SPR_IBAT2U            (0x214)
994
 
#define SPR_BOOKE_IVOR36      (0x214)
995
 
#define SPR_IBAT2L            (0x215)
996
 
#define SPR_BOOKE_IVOR37      (0x215)
997
 
#define SPR_IBAT3U            (0x216)
998
 
#define SPR_IBAT3L            (0x217)
999
 
#define SPR_DBAT0U            (0x218)
1000
 
#define SPR_RCPU_L2U_GRA      (0x218)
1001
 
#define SPR_DBAT0L            (0x219)
1002
 
#define SPR_DBAT1U            (0x21A)
1003
 
#define SPR_DBAT1L            (0x21B)
1004
 
#define SPR_DBAT2U            (0x21C)
1005
 
#define SPR_DBAT2L            (0x21D)
1006
 
#define SPR_DBAT3U            (0x21E)
1007
 
#define SPR_DBAT3L            (0x21F)
1008
 
#define SPR_IBAT4U            (0x230)
1009
 
#define SPR_RPCU_BBCMCR       (0x230)
1010
 
#define SPR_MPC_IC_CST        (0x230)
1011
 
#define SPR_Exxx_CTXCR        (0x230)
1012
 
#define SPR_IBAT4L            (0x231)
1013
 
#define SPR_MPC_IC_ADR        (0x231)
1014
 
#define SPR_Exxx_DBCR3        (0x231)
1015
 
#define SPR_IBAT5U            (0x232)
1016
 
#define SPR_MPC_IC_DAT        (0x232)
1017
 
#define SPR_Exxx_DBCNT        (0x232)
1018
 
#define SPR_IBAT5L            (0x233)
1019
 
#define SPR_IBAT6U            (0x234)
1020
 
#define SPR_IBAT6L            (0x235)
1021
 
#define SPR_IBAT7U            (0x236)
1022
 
#define SPR_IBAT7L            (0x237)
1023
 
#define SPR_DBAT4U            (0x238)
1024
 
#define SPR_RCPU_L2U_MCR      (0x238)
1025
 
#define SPR_MPC_DC_CST        (0x238)
1026
 
#define SPR_Exxx_ALTCTXCR     (0x238)
1027
 
#define SPR_DBAT4L            (0x239)
1028
 
#define SPR_MPC_DC_ADR        (0x239)
1029
 
#define SPR_DBAT5U            (0x23A)
1030
 
#define SPR_BOOKE_MCSRR0      (0x23A)
1031
 
#define SPR_MPC_DC_DAT        (0x23A)
1032
 
#define SPR_DBAT5L            (0x23B)
1033
 
#define SPR_BOOKE_MCSRR1      (0x23B)
1034
 
#define SPR_DBAT6U            (0x23C)
1035
 
#define SPR_BOOKE_MCSR        (0x23C)
1036
 
#define SPR_DBAT6L            (0x23D)
1037
 
#define SPR_Exxx_MCAR         (0x23D)
1038
 
#define SPR_DBAT7U            (0x23E)
1039
 
#define SPR_BOOKE_DSRR0       (0x23E)
1040
 
#define SPR_DBAT7L            (0x23F)
1041
 
#define SPR_BOOKE_DSRR1       (0x23F)
1042
 
#define SPR_BOOKE_SPRG8       (0x25C)
1043
 
#define SPR_BOOKE_SPRG9       (0x25D)
1044
 
#define SPR_BOOKE_MAS0        (0x270)
1045
 
#define SPR_BOOKE_MAS1        (0x271)
1046
 
#define SPR_BOOKE_MAS2        (0x272)
1047
 
#define SPR_BOOKE_MAS3        (0x273)
1048
 
#define SPR_BOOKE_MAS4        (0x274)
1049
 
#define SPR_BOOKE_MAS5        (0x275)
1050
 
#define SPR_BOOKE_MAS6        (0x276)
1051
 
#define SPR_BOOKE_PID1        (0x279)
1052
 
#define SPR_BOOKE_PID2        (0x27A)
1053
 
#define SPR_MPC_DPDR          (0x280)
1054
 
#define SPR_MPC_IMMR          (0x288)
1055
 
#define SPR_BOOKE_TLB0CFG     (0x2B0)
1056
 
#define SPR_BOOKE_TLB1CFG     (0x2B1)
1057
 
#define SPR_BOOKE_TLB2CFG     (0x2B2)
1058
 
#define SPR_BOOKE_TLB3CFG     (0x2B3)
1059
 
#define SPR_BOOKE_EPR         (0x2BE)
1060
 
#define SPR_PERF0             (0x300)
1061
 
#define SPR_RCPU_MI_RBA0      (0x300)
1062
 
#define SPR_MPC_MI_CTR        (0x300)
1063
 
#define SPR_PERF1             (0x301)
1064
 
#define SPR_RCPU_MI_RBA1      (0x301)
1065
 
#define SPR_PERF2             (0x302)
1066
 
#define SPR_RCPU_MI_RBA2      (0x302)
1067
 
#define SPR_MPC_MI_AP         (0x302)
1068
 
#define SPR_PERF3             (0x303)
1069
 
#define SPR_620_PMC1R         (0x303)
1070
 
#define SPR_RCPU_MI_RBA3      (0x303)
1071
 
#define SPR_MPC_MI_EPN        (0x303)
1072
 
#define SPR_PERF4             (0x304)
1073
 
#define SPR_620_PMC2R         (0x304)
1074
 
#define SPR_PERF5             (0x305)
1075
 
#define SPR_MPC_MI_TWC        (0x305)
1076
 
#define SPR_PERF6             (0x306)
1077
 
#define SPR_MPC_MI_RPN        (0x306)
1078
 
#define SPR_PERF7             (0x307)
1079
 
#define SPR_PERF8             (0x308)
1080
 
#define SPR_RCPU_L2U_RBA0     (0x308)
1081
 
#define SPR_MPC_MD_CTR        (0x308)
1082
 
#define SPR_PERF9             (0x309)
1083
 
#define SPR_RCPU_L2U_RBA1     (0x309)
1084
 
#define SPR_MPC_MD_CASID      (0x309)
1085
 
#define SPR_PERFA             (0x30A)
1086
 
#define SPR_RCPU_L2U_RBA2     (0x30A)
1087
 
#define SPR_MPC_MD_AP         (0x30A)
1088
 
#define SPR_PERFB             (0x30B)
1089
 
#define SPR_620_MMCR0R        (0x30B)
1090
 
#define SPR_RCPU_L2U_RBA3     (0x30B)
1091
 
#define SPR_MPC_MD_EPN        (0x30B)
1092
 
#define SPR_PERFC             (0x30C)
1093
 
#define SPR_MPC_MD_TWB        (0x30C)
1094
 
#define SPR_PERFD             (0x30D)
1095
 
#define SPR_MPC_MD_TWC        (0x30D)
1096
 
#define SPR_PERFE             (0x30E)
1097
 
#define SPR_MPC_MD_RPN        (0x30E)
1098
 
#define SPR_PERFF             (0x30F)
1099
 
#define SPR_MPC_MD_TW         (0x30F)
1100
 
#define SPR_UPERF0            (0x310)
1101
 
#define SPR_UPERF1            (0x311)
1102
 
#define SPR_UPERF2            (0x312)
1103
 
#define SPR_UPERF3            (0x313)
1104
 
#define SPR_620_PMC1W         (0x313)
1105
 
#define SPR_UPERF4            (0x314)
1106
 
#define SPR_620_PMC2W         (0x314)
1107
 
#define SPR_UPERF5            (0x315)
1108
 
#define SPR_UPERF6            (0x316)
1109
 
#define SPR_UPERF7            (0x317)
1110
 
#define SPR_UPERF8            (0x318)
1111
 
#define SPR_UPERF9            (0x319)
1112
 
#define SPR_UPERFA            (0x31A)
1113
 
#define SPR_UPERFB            (0x31B)
1114
 
#define SPR_620_MMCR0W        (0x31B)
1115
 
#define SPR_UPERFC            (0x31C)
1116
 
#define SPR_UPERFD            (0x31D)
1117
 
#define SPR_UPERFE            (0x31E)
1118
 
#define SPR_UPERFF            (0x31F)
1119
 
#define SPR_RCPU_MI_RA0       (0x320)
1120
 
#define SPR_MPC_MI_DBCAM      (0x320)
1121
 
#define SPR_RCPU_MI_RA1       (0x321)
1122
 
#define SPR_MPC_MI_DBRAM0     (0x321)
1123
 
#define SPR_RCPU_MI_RA2       (0x322)
1124
 
#define SPR_MPC_MI_DBRAM1     (0x322)
1125
 
#define SPR_RCPU_MI_RA3       (0x323)
1126
 
#define SPR_RCPU_L2U_RA0      (0x328)
1127
 
#define SPR_MPC_MD_DBCAM      (0x328)
1128
 
#define SPR_RCPU_L2U_RA1      (0x329)
1129
 
#define SPR_MPC_MD_DBRAM0     (0x329)
1130
 
#define SPR_RCPU_L2U_RA2      (0x32A)
1131
 
#define SPR_MPC_MD_DBRAM1     (0x32A)
1132
 
#define SPR_RCPU_L2U_RA3      (0x32B)
1133
 
#define SPR_440_INV0          (0x370)
1134
 
#define SPR_440_INV1          (0x371)
1135
 
#define SPR_440_INV2          (0x372)
1136
 
#define SPR_440_INV3          (0x373)
1137
 
#define SPR_440_ITV0          (0x374)
1138
 
#define SPR_440_ITV1          (0x375)
1139
 
#define SPR_440_ITV2          (0x376)
1140
 
#define SPR_440_ITV3          (0x377)
1141
 
#define SPR_440_CCR1          (0x378)
1142
 
#define SPR_DCRIPR            (0x37B)
1143
 
#define SPR_PPR               (0x380)
1144
 
#define SPR_750_GQR0          (0x390)
1145
 
#define SPR_440_DNV0          (0x390)
1146
 
#define SPR_750_GQR1          (0x391)
1147
 
#define SPR_440_DNV1          (0x391)
1148
 
#define SPR_750_GQR2          (0x392)
1149
 
#define SPR_440_DNV2          (0x392)
1150
 
#define SPR_750_GQR3          (0x393)
1151
 
#define SPR_440_DNV3          (0x393)
1152
 
#define SPR_750_GQR4          (0x394)
1153
 
#define SPR_440_DTV0          (0x394)
1154
 
#define SPR_750_GQR5          (0x395)
1155
 
#define SPR_440_DTV1          (0x395)
1156
 
#define SPR_750_GQR6          (0x396)
1157
 
#define SPR_440_DTV2          (0x396)
1158
 
#define SPR_750_GQR7          (0x397)
1159
 
#define SPR_440_DTV3          (0x397)
1160
 
#define SPR_750_THRM4         (0x398)
1161
 
#define SPR_750CL_HID2        (0x398)
1162
 
#define SPR_440_DVLIM         (0x398)
1163
 
#define SPR_750_WPAR          (0x399)
1164
 
#define SPR_440_IVLIM         (0x399)
1165
 
#define SPR_750_DMAU          (0x39A)
1166
 
#define SPR_750_DMAL          (0x39B)
1167
 
#define SPR_440_RSTCFG        (0x39B)
1168
 
#define SPR_BOOKE_DCDBTRL     (0x39C)
1169
 
#define SPR_BOOKE_DCDBTRH     (0x39D)
1170
 
#define SPR_BOOKE_ICDBTRL     (0x39E)
1171
 
#define SPR_BOOKE_ICDBTRH     (0x39F)
1172
 
#define SPR_UMMCR2            (0x3A0)
1173
 
#define SPR_UPMC5             (0x3A1)
1174
 
#define SPR_UPMC6             (0x3A2)
1175
 
#define SPR_UBAMR             (0x3A7)
1176
 
#define SPR_UMMCR0            (0x3A8)
1177
 
#define SPR_UPMC1             (0x3A9)
1178
 
#define SPR_UPMC2             (0x3AA)
1179
 
#define SPR_USIAR             (0x3AB)
1180
 
#define SPR_UMMCR1            (0x3AC)
1181
 
#define SPR_UPMC3             (0x3AD)
1182
 
#define SPR_UPMC4             (0x3AE)
1183
 
#define SPR_USDA              (0x3AF)
1184
 
#define SPR_40x_ZPR           (0x3B0)
1185
 
#define SPR_BOOKE_MAS7        (0x3B0)
1186
 
#define SPR_620_PMR0          (0x3B0)
1187
 
#define SPR_MMCR2             (0x3B0)
1188
 
#define SPR_PMC5              (0x3B1)
1189
 
#define SPR_40x_PID           (0x3B1)
1190
 
#define SPR_620_PMR1          (0x3B1)
1191
 
#define SPR_PMC6              (0x3B2)
1192
 
#define SPR_440_MMUCR         (0x3B2)
1193
 
#define SPR_620_PMR2          (0x3B2)
1194
 
#define SPR_4xx_CCR0          (0x3B3)
1195
 
#define SPR_BOOKE_EPLC        (0x3B3)
1196
 
#define SPR_620_PMR3          (0x3B3)
1197
 
#define SPR_405_IAC3          (0x3B4)
1198
 
#define SPR_BOOKE_EPSC        (0x3B4)
1199
 
#define SPR_620_PMR4          (0x3B4)
1200
 
#define SPR_405_IAC4          (0x3B5)
1201
 
#define SPR_620_PMR5          (0x3B5)
1202
 
#define SPR_405_DVC1          (0x3B6)
1203
 
#define SPR_620_PMR6          (0x3B6)
1204
 
#define SPR_405_DVC2          (0x3B7)
1205
 
#define SPR_620_PMR7          (0x3B7)
1206
 
#define SPR_BAMR              (0x3B7)
1207
 
#define SPR_MMCR0             (0x3B8)
1208
 
#define SPR_620_PMR8          (0x3B8)
1209
 
#define SPR_PMC1              (0x3B9)
1210
 
#define SPR_40x_SGR           (0x3B9)
1211
 
#define SPR_620_PMR9          (0x3B9)
1212
 
#define SPR_PMC2              (0x3BA)
1213
 
#define SPR_40x_DCWR          (0x3BA)
1214
 
#define SPR_620_PMRA          (0x3BA)
1215
 
#define SPR_SIAR              (0x3BB)
1216
 
#define SPR_405_SLER          (0x3BB)
1217
 
#define SPR_620_PMRB          (0x3BB)
1218
 
#define SPR_MMCR1             (0x3BC)
1219
 
#define SPR_405_SU0R          (0x3BC)
1220
 
#define SPR_620_PMRC          (0x3BC)
1221
 
#define SPR_401_SKR           (0x3BC)
1222
 
#define SPR_PMC3              (0x3BD)
1223
 
#define SPR_405_DBCR1         (0x3BD)
1224
 
#define SPR_620_PMRD          (0x3BD)
1225
 
#define SPR_PMC4              (0x3BE)
1226
 
#define SPR_620_PMRE          (0x3BE)
1227
 
#define SPR_SDA               (0x3BF)
1228
 
#define SPR_620_PMRF          (0x3BF)
1229
 
#define SPR_403_VTBL          (0x3CC)
1230
 
#define SPR_403_VTBU          (0x3CD)
1231
 
#define SPR_DMISS             (0x3D0)
1232
 
#define SPR_DCMP              (0x3D1)
1233
 
#define SPR_HASH1             (0x3D2)
1234
 
#define SPR_HASH2             (0x3D3)
1235
 
#define SPR_BOOKE_ICDBDR      (0x3D3)
1236
 
#define SPR_TLBMISS           (0x3D4)
1237
 
#define SPR_IMISS             (0x3D4)
1238
 
#define SPR_40x_ESR           (0x3D4)
1239
 
#define SPR_PTEHI             (0x3D5)
1240
 
#define SPR_ICMP              (0x3D5)
1241
 
#define SPR_40x_DEAR          (0x3D5)
1242
 
#define SPR_PTELO             (0x3D6)
1243
 
#define SPR_RPA               (0x3D6)
1244
 
#define SPR_40x_EVPR          (0x3D6)
1245
 
#define SPR_L3PM              (0x3D7)
1246
 
#define SPR_403_CDBCR         (0x3D7)
1247
 
#define SPR_L3ITCR0           (0x3D8)
1248
 
#define SPR_TCR               (0x3D8)
1249
 
#define SPR_40x_TSR           (0x3D8)
1250
 
#define SPR_IBR               (0x3DA)
1251
 
#define SPR_40x_TCR           (0x3DA)
1252
 
#define SPR_ESASRR            (0x3DB)
1253
 
#define SPR_40x_PIT           (0x3DB)
1254
 
#define SPR_403_TBL           (0x3DC)
1255
 
#define SPR_403_TBU           (0x3DD)
1256
 
#define SPR_SEBR              (0x3DE)
1257
 
#define SPR_40x_SRR2          (0x3DE)
1258
 
#define SPR_SER               (0x3DF)
1259
 
#define SPR_40x_SRR3          (0x3DF)
1260
 
#define SPR_L3OHCR            (0x3E8)
1261
 
#define SPR_L3ITCR1           (0x3E9)
1262
 
#define SPR_L3ITCR2           (0x3EA)
1263
 
#define SPR_L3ITCR3           (0x3EB)
1264
 
#define SPR_HID0              (0x3F0)
1265
 
#define SPR_40x_DBSR          (0x3F0)
1266
 
#define SPR_HID1              (0x3F1)
1267
 
#define SPR_IABR              (0x3F2)
1268
 
#define SPR_40x_DBCR0         (0x3F2)
1269
 
#define SPR_601_HID2          (0x3F2)
1270
 
#define SPR_Exxx_L1CSR0       (0x3F2)
1271
 
#define SPR_ICTRL             (0x3F3)
1272
 
#define SPR_HID2              (0x3F3)
1273
 
#define SPR_750CL_HID4        (0x3F3)
1274
 
#define SPR_Exxx_L1CSR1       (0x3F3)
1275
 
#define SPR_440_DBDR          (0x3F3)
1276
 
#define SPR_LDSTDB            (0x3F4)
1277
 
#define SPR_750_TDCL          (0x3F4)
1278
 
#define SPR_40x_IAC1          (0x3F4)
1279
 
#define SPR_MMUCSR0           (0x3F4)
1280
 
#define SPR_DABR              (0x3F5)
 
926
#define SPR_MQ           (0x000)
 
927
#define SPR_XER          (0x001)
 
928
#define SPR_601_VRTCU    (0x004)
 
929
#define SPR_601_VRTCL    (0x005)
 
930
#define SPR_601_UDECR    (0x006)
 
931
#define SPR_LR           (0x008)
 
932
#define SPR_CTR          (0x009)
 
933
#define SPR_DSISR        (0x012)
 
934
#define SPR_DAR          (0x013)
 
935
#define SPR_601_RTCU     (0x014)
 
936
#define SPR_601_RTCL     (0x015)
 
937
#define SPR_DECR         (0x016)
 
938
#define SPR_SDR1         (0x019)
 
939
#define SPR_SRR0         (0x01A)
 
940
#define SPR_SRR1         (0x01B)
 
941
#define SPR_BOOKE_PID    (0x030)
 
942
#define SPR_BOOKE_DECAR  (0x036)
 
943
#define SPR_BOOKE_CSRR0  (0x03A)
 
944
#define SPR_BOOKE_CSRR1  (0x03B)
 
945
#define SPR_BOOKE_DEAR   (0x03D)
 
946
#define SPR_BOOKE_ESR    (0x03E)
 
947
#define SPR_BOOKE_IVPR   (0x03F)
 
948
#define SPR_8xx_EIE      (0x050)
 
949
#define SPR_8xx_EID      (0x051)
 
950
#define SPR_8xx_NRE      (0x052)
 
951
#define SPR_58x_CMPA     (0x090)
 
952
#define SPR_58x_CMPB     (0x091)
 
953
#define SPR_58x_CMPC     (0x092)
 
954
#define SPR_58x_CMPD     (0x093)
 
955
#define SPR_58x_ICR      (0x094)
 
956
#define SPR_58x_DER      (0x094)
 
957
#define SPR_58x_COUNTA   (0x096)
 
958
#define SPR_58x_COUNTB   (0x097)
 
959
#define SPR_58x_CMPE     (0x098)
 
960
#define SPR_58x_CMPF     (0x099)
 
961
#define SPR_58x_CMPG     (0x09A)
 
962
#define SPR_58x_CMPH     (0x09B)
 
963
#define SPR_58x_LCTRL1   (0x09C)
 
964
#define SPR_58x_LCTRL2   (0x09D)
 
965
#define SPR_58x_ICTRL    (0x09E)
 
966
#define SPR_58x_BAR      (0x09F)
 
967
#define SPR_VRSAVE       (0x100)
 
968
#define SPR_USPRG0       (0x100)
 
969
#define SPR_USPRG1       (0x101)
 
970
#define SPR_USPRG2       (0x102)
 
971
#define SPR_USPRG3       (0x103)
 
972
#define SPR_USPRG4       (0x104)
 
973
#define SPR_USPRG5       (0x105)
 
974
#define SPR_USPRG6       (0x106)
 
975
#define SPR_USPRG7       (0x107)
 
976
#define SPR_VTBL         (0x10C)
 
977
#define SPR_VTBU         (0x10D)
 
978
#define SPR_SPRG0        (0x110)
 
979
#define SPR_SPRG1        (0x111)
 
980
#define SPR_SPRG2        (0x112)
 
981
#define SPR_SPRG3        (0x113)
 
982
#define SPR_SPRG4        (0x114)
 
983
#define SPR_SCOMC        (0x114)
 
984
#define SPR_SPRG5        (0x115)
 
985
#define SPR_SCOMD        (0x115)
 
986
#define SPR_SPRG6        (0x116)
 
987
#define SPR_SPRG7        (0x117)
 
988
#define SPR_ASR          (0x118)
 
989
#define SPR_EAR          (0x11A)
 
990
#define SPR_TBL          (0x11C)
 
991
#define SPR_TBU          (0x11D)
 
992
#define SPR_SVR          (0x11E)
 
993
#define SPR_BOOKE_PIR    (0x11E)
 
994
#define SPR_PVR          (0x11F)
 
995
#define SPR_HSPRG0       (0x130)
 
996
#define SPR_BOOKE_DBSR   (0x130)
 
997
#define SPR_HSPRG1       (0x131)
 
998
#define SPR_BOOKE_DBCR0  (0x134)
 
999
#define SPR_IBCR         (0x135)
 
1000
#define SPR_BOOKE_DBCR1  (0x135)
 
1001
#define SPR_DBCR         (0x136)
 
1002
#define SPR_HDEC         (0x136)
 
1003
#define SPR_BOOKE_DBCR2  (0x136)
 
1004
#define SPR_HIOR         (0x137)
 
1005
#define SPR_MBAR         (0x137)
 
1006
#define SPR_RMOR         (0x138)
 
1007
#define SPR_BOOKE_IAC1   (0x138)
 
1008
#define SPR_HRMOR        (0x139)
 
1009
#define SPR_BOOKE_IAC2   (0x139)
 
1010
#define SPR_HSSR0        (0x13A)
 
1011
#define SPR_BOOKE_IAC3   (0x13A)
 
1012
#define SPR_HSSR1        (0x13B)
 
1013
#define SPR_BOOKE_IAC4   (0x13B)
 
1014
#define SPR_LPCR         (0x13C)
 
1015
#define SPR_BOOKE_DAC1   (0x13C)
 
1016
#define SPR_LPIDR        (0x13D)
 
1017
#define SPR_DABR2        (0x13D)
 
1018
#define SPR_BOOKE_DAC2   (0x13D)
 
1019
#define SPR_BOOKE_DVC1   (0x13E)
 
1020
#define SPR_BOOKE_DVC2   (0x13F)
 
1021
#define SPR_BOOKE_TSR    (0x150)
 
1022
#define SPR_BOOKE_TCR    (0x154)
 
1023
#define SPR_BOOKE_IVOR0  (0x190)
 
1024
#define SPR_BOOKE_IVOR1  (0x191)
 
1025
#define SPR_BOOKE_IVOR2  (0x192)
 
1026
#define SPR_BOOKE_IVOR3  (0x193)
 
1027
#define SPR_BOOKE_IVOR4  (0x194)
 
1028
#define SPR_BOOKE_IVOR5  (0x195)
 
1029
#define SPR_BOOKE_IVOR6  (0x196)
 
1030
#define SPR_BOOKE_IVOR7  (0x197)
 
1031
#define SPR_BOOKE_IVOR8  (0x198)
 
1032
#define SPR_BOOKE_IVOR9  (0x199)
 
1033
#define SPR_BOOKE_IVOR10 (0x19A)
 
1034
#define SPR_BOOKE_IVOR11 (0x19B)
 
1035
#define SPR_BOOKE_IVOR12 (0x19C)
 
1036
#define SPR_BOOKE_IVOR13 (0x19D)
 
1037
#define SPR_BOOKE_IVOR14 (0x19E)
 
1038
#define SPR_BOOKE_IVOR15 (0x19F)
 
1039
#define SPR_E500_SPEFSCR (0x200)
 
1040
#define SPR_E500_BBEAR   (0x201)
 
1041
#define SPR_E500_BBTAR   (0x202)
 
1042
#define SPR_BOOKE_ATBL   (0x20E)
 
1043
#define SPR_BOOKE_ATBU   (0x20F)
 
1044
#define SPR_IBAT0U       (0x210)
 
1045
#define SPR_BOOKE_IVOR32 (0x210)
 
1046
#define SPR_IBAT0L       (0x211)
 
1047
#define SPR_BOOKE_IVOR33 (0x211)
 
1048
#define SPR_IBAT1U       (0x212)
 
1049
#define SPR_BOOKE_IVOR34 (0x212)
 
1050
#define SPR_IBAT1L       (0x213)
 
1051
#define SPR_BOOKE_IVOR35 (0x213)
 
1052
#define SPR_IBAT2U       (0x214)
 
1053
#define SPR_BOOKE_IVOR36 (0x214)
 
1054
#define SPR_IBAT2L       (0x215)
 
1055
#define SPR_E500_L1CFG0  (0x215)
 
1056
#define SPR_BOOKE_IVOR37 (0x215)
 
1057
#define SPR_IBAT3U       (0x216)
 
1058
#define SPR_E500_L1CFG1  (0x216)
 
1059
#define SPR_IBAT3L       (0x217)
 
1060
#define SPR_DBAT0U       (0x218)
 
1061
#define SPR_DBAT0L       (0x219)
 
1062
#define SPR_DBAT1U       (0x21A)
 
1063
#define SPR_DBAT1L       (0x21B)
 
1064
#define SPR_DBAT2U       (0x21C)
 
1065
#define SPR_DBAT2L       (0x21D)
 
1066
#define SPR_DBAT3U       (0x21E)
 
1067
#define SPR_DBAT3L       (0x21F)
 
1068
#define SPR_IBAT4U       (0x230)
 
1069
#define SPR_IBAT4L       (0x231)
 
1070
#define SPR_IBAT5U       (0x232)
 
1071
#define SPR_IBAT5L       (0x233)
 
1072
#define SPR_IBAT6U       (0x234)
 
1073
#define SPR_IBAT6L       (0x235)
 
1074
#define SPR_IBAT7U       (0x236)
 
1075
#define SPR_IBAT7L       (0x237)
 
1076
#define SPR_DBAT4U       (0x238)
 
1077
#define SPR_DBAT4L       (0x239)
 
1078
#define SPR_DBAT5U       (0x23A)
 
1079
#define SPR_BOOKE_MCSRR0 (0x23A)
 
1080
#define SPR_DBAT5L       (0x23B)
 
1081
#define SPR_BOOKE_MCSRR1 (0x23B)
 
1082
#define SPR_DBAT6U       (0x23C)
 
1083
#define SPR_BOOKE_MCSR   (0x23C)
 
1084
#define SPR_DBAT6L       (0x23D)
 
1085
#define SPR_E500_MCAR    (0x23D)
 
1086
#define SPR_DBAT7U       (0x23E)
 
1087
#define SPR_BOOKE_DSRR0  (0x23E)
 
1088
#define SPR_DBAT7L       (0x23F)
 
1089
#define SPR_BOOKE_DSRR1  (0x23F)
 
1090
#define SPR_BOOKE_SPRG8  (0x25C)
 
1091
#define SPR_BOOKE_SPRG9  (0x25D)
 
1092
#define SPR_BOOKE_MAS0   (0x270)
 
1093
#define SPR_BOOKE_MAS1   (0x271)
 
1094
#define SPR_BOOKE_MAS2   (0x272)
 
1095
#define SPR_BOOKE_MAS3   (0x273)
 
1096
#define SPR_BOOKE_MAS4   (0x274)
 
1097
#define SPR_BOOKE_MAS6   (0x276)
 
1098
#define SPR_BOOKE_PID1   (0x279)
 
1099
#define SPR_BOOKE_PID2   (0x27A)
 
1100
#define SPR_BOOKE_TLB0CFG (0x2B0)
 
1101
#define SPR_BOOKE_TLB1CFG (0x2B1)
 
1102
#define SPR_BOOKE_TLB2CFG (0x2B2)
 
1103
#define SPR_BOOKE_TLB3CFG (0x2B3)
 
1104
#define SPR_BOOKE_EPR    (0x2BE)
 
1105
#define SPR_440_INV0     (0x370)
 
1106
#define SPR_440_INV1     (0x371)
 
1107
#define SPR_440_INV2     (0x372)
 
1108
#define SPR_440_INV3     (0x373)
 
1109
#define SPR_440_IVT0     (0x374)
 
1110
#define SPR_440_IVT1     (0x375)
 
1111
#define SPR_440_IVT2     (0x376)
 
1112
#define SPR_440_IVT3     (0x377)
 
1113
#define SPR_440_DNV0     (0x390)
 
1114
#define SPR_440_DNV1     (0x391)
 
1115
#define SPR_440_DNV2     (0x392)
 
1116
#define SPR_440_DNV3     (0x393)
 
1117
#define SPR_440_DVT0     (0x394)
 
1118
#define SPR_440_DVT1     (0x395)
 
1119
#define SPR_440_DVT2     (0x396)
 
1120
#define SPR_440_DVT3     (0x397)
 
1121
#define SPR_440_DVLIM    (0x398)
 
1122
#define SPR_440_IVLIM    (0x399)
 
1123
#define SPR_440_RSTCFG   (0x39B)
 
1124
#define SPR_BOOKE_DCBTRL (0x39C)
 
1125
#define SPR_BOOKE_DCBTRH (0x39D)
 
1126
#define SPR_BOOKE_ICBTRL (0x39E)
 
1127
#define SPR_BOOKE_ICBTRH (0x39F)
 
1128
#define SPR_UMMCR0       (0x3A8)
 
1129
#define SPR_UPMC1        (0x3A9)
 
1130
#define SPR_UPMC2        (0x3AA)
 
1131
#define SPR_USIA         (0x3AB)
 
1132
#define SPR_UMMCR1       (0x3AC)
 
1133
#define SPR_UPMC3        (0x3AD)
 
1134
#define SPR_UPMC4        (0x3AE)
 
1135
#define SPR_USDA         (0x3AF)
 
1136
#define SPR_40x_ZPR      (0x3B0)
 
1137
#define SPR_BOOKE_MAS7   (0x3B0)
 
1138
#define SPR_40x_PID      (0x3B1)
 
1139
#define SPR_440_MMUCR    (0x3B2)
 
1140
#define SPR_4xx_CCR0     (0x3B3)
 
1141
#define SPR_BOOKE_EPLC   (0x3B3)
 
1142
#define SPR_405_IAC3     (0x3B4)
 
1143
#define SPR_BOOKE_EPSC   (0x3B4)
 
1144
#define SPR_405_IAC4     (0x3B5)
 
1145
#define SPR_405_DVC1     (0x3B6)
 
1146
#define SPR_405_DVC2     (0x3B7)
 
1147
#define SPR_MMCR0        (0x3B8)
 
1148
#define SPR_PMC1         (0x3B9)
 
1149
#define SPR_40x_SGR      (0x3B9)
 
1150
#define SPR_PMC2         (0x3BA)
 
1151
#define SPR_40x_DCWR     (0x3BA)
 
1152
#define SPR_SIA          (0x3BB)
 
1153
#define SPR_405_SLER     (0x3BB)
 
1154
#define SPR_MMCR1        (0x3BC)
 
1155
#define SPR_405_SU0R     (0x3BC)
 
1156
#define SPR_PMC3         (0x3BD)
 
1157
#define SPR_405_DBCR1    (0x3BD)
 
1158
#define SPR_PMC4         (0x3BE)
 
1159
#define SPR_SDA          (0x3BF)
 
1160
#define SPR_403_VTBL     (0x3CC)
 
1161
#define SPR_403_VTBU     (0x3CD)
 
1162
#define SPR_DMISS        (0x3D0)
 
1163
#define SPR_DCMP         (0x3D1)
 
1164
#define SPR_HASH1        (0x3D2)
 
1165
#define SPR_HASH2        (0x3D3)
 
1166
#define SPR_BOOKE_ICBDR  (0x3D3)
 
1167
#define SPR_IMISS        (0x3D4)
 
1168
#define SPR_40x_ESR      (0x3D4)
 
1169
#define SPR_ICMP         (0x3D5)
 
1170
#define SPR_40x_DEAR     (0x3D5)
 
1171
#define SPR_RPA          (0x3D6)
 
1172
#define SPR_40x_EVPR     (0x3D6)
 
1173
#define SPR_403_CDBCR    (0x3D7)
 
1174
#define SPR_TCR          (0x3D8)
 
1175
#define SPR_40x_TSR      (0x3D8)
 
1176
#define SPR_IBR          (0x3DA)
 
1177
#define SPR_40x_TCR      (0x3DA)
 
1178
#define SPR_ESASR        (0x3DB)
 
1179
#define SPR_40x_PIT      (0x3DB)
 
1180
#define SPR_403_TBL      (0x3DC)
 
1181
#define SPR_403_TBU      (0x3DD)
 
1182
#define SPR_SEBR         (0x3DE)
 
1183
#define SPR_40x_SRR2     (0x3DE)
 
1184
#define SPR_SER          (0x3DF)
 
1185
#define SPR_40x_SRR3     (0x3DF)
 
1186
#define SPR_HID0         (0x3F0)
 
1187
#define SPR_40x_DBSR     (0x3F0)
 
1188
#define SPR_HID1         (0x3F1)
 
1189
#define SPR_IABR         (0x3F2)
 
1190
#define SPR_40x_DBCR0    (0x3F2)
 
1191
#define SPR_601_HID2     (0x3F2)
 
1192
#define SPR_E500_L1CSR0  (0x3F2)
 
1193
#define SPR_HID2         (0x3F3)
 
1194
#define SPR_E500_L1CSR1  (0x3F3)
 
1195
#define SPR_440_DBDR     (0x3F3)
 
1196
#define SPR_40x_IAC1     (0x3F4)
 
1197
#define SPR_BOOKE_MMUCSR0 (0x3F4)
 
1198
#define SPR_DABR         (0x3F5)
1281
1199
#define DABR_MASK (~(target_ulong)0x7)
1282
 
#define SPR_Exxx_BUCSR        (0x3F5)
1283
 
#define SPR_40x_IAC2          (0x3F5)
1284
 
#define SPR_601_HID5          (0x3F5)
1285
 
#define SPR_40x_DAC1          (0x3F6)
1286
 
#define SPR_MSSCR0            (0x3F6)
1287
 
#define SPR_970_HID5          (0x3F6)
1288
 
#define SPR_MSSSR0            (0x3F7)
1289
 
#define SPR_MSSCR1            (0x3F7)
1290
 
#define SPR_DABRX             (0x3F7)
1291
 
#define SPR_40x_DAC2          (0x3F7)
1292
 
#define SPR_MMUCFG            (0x3F7)
1293
 
#define SPR_LDSTCR            (0x3F8)
1294
 
#define SPR_L2PMCR            (0x3F8)
1295
 
#define SPR_750FX_HID2        (0x3F8)
1296
 
#define SPR_620_BUSCSR        (0x3F8)
1297
 
#define SPR_Exxx_L1FINV0      (0x3F8)
1298
 
#define SPR_L2CR              (0x3F9)
1299
 
#define SPR_620_L2CR          (0x3F9)
1300
 
#define SPR_L3CR              (0x3FA)
1301
 
#define SPR_750_TDCH          (0x3FA)
1302
 
#define SPR_IABR2             (0x3FA)
1303
 
#define SPR_40x_DCCR          (0x3FA)
1304
 
#define SPR_620_L2SR          (0x3FA)
1305
 
#define SPR_ICTC              (0x3FB)
1306
 
#define SPR_40x_ICCR          (0x3FB)
1307
 
#define SPR_THRM1             (0x3FC)
1308
 
#define SPR_403_PBL1          (0x3FC)
1309
 
#define SPR_SP                (0x3FD)
1310
 
#define SPR_THRM2             (0x3FD)
1311
 
#define SPR_403_PBU1          (0x3FD)
1312
 
#define SPR_604_HID13         (0x3FD)
1313
 
#define SPR_LT                (0x3FE)
1314
 
#define SPR_THRM3             (0x3FE)
1315
 
#define SPR_RCPU_FPECR        (0x3FE)
1316
 
#define SPR_403_PBL2          (0x3FE)
1317
 
#define SPR_PIR               (0x3FF)
1318
 
#define SPR_403_PBU2          (0x3FF)
1319
 
#define SPR_601_HID15         (0x3FF)
1320
 
#define SPR_604_HID15         (0x3FF)
1321
 
#define SPR_E500_SVR          (0x3FF)
 
1200
#define SPR_E500_BUCSR   (0x3F5)
 
1201
#define SPR_40x_IAC2     (0x3F5)
 
1202
#define SPR_601_HID5     (0x3F5)
 
1203
#define SPR_40x_DAC1     (0x3F6)
 
1204
#define SPR_40x_DAC2     (0x3F7)
 
1205
#define SPR_BOOKE_MMUCFG (0x3F7)
 
1206
#define SPR_L2PM         (0x3F8)
 
1207
#define SPR_750_HID2     (0x3F8)
 
1208
#define SPR_L2CR         (0x3F9)
 
1209
#define SPR_IABR2        (0x3FA)
 
1210
#define SPR_40x_DCCR     (0x3FA)
 
1211
#define SPR_ICTC         (0x3FB)
 
1212
#define SPR_40x_ICCR     (0x3FB)
 
1213
#define SPR_THRM1        (0x3FC)
 
1214
#define SPR_403_PBL1     (0x3FC)
 
1215
#define SPR_SP           (0x3FD)
 
1216
#define SPR_THRM2        (0x3FD)
 
1217
#define SPR_403_PBU1     (0x3FD)
 
1218
#define SPR_LT           (0x3FE)
 
1219
#define SPR_THRM3        (0x3FE)
 
1220
#define SPR_FPECR        (0x3FE)
 
1221
#define SPR_403_PBL2     (0x3FE)
 
1222
#define SPR_PIR          (0x3FF)
 
1223
#define SPR_403_PBU2     (0x3FF)
 
1224
#define SPR_601_HID15    (0x3FF)
 
1225
#define SPR_E500_SVR     (0x3FF)
1322
1226
 
1323
1227
/*****************************************************************************/
1324
1228
/* Memory access type :
1337
1241
    ACCESS_CACHE = 0x60, /* Cache manipulation               */
1338
1242
};
1339
1243
 
 
1244
/*****************************************************************************/
 
1245
/* Exceptions */
 
1246
#define EXCP_NONE          -1
 
1247
/* PowerPC hardware exceptions : exception vectors defined in PowerPC book 3 */
 
1248
#define EXCP_RESET         0x0100 /* System reset                            */
 
1249
#define EXCP_MACHINE_CHECK 0x0200 /* Machine check exception                 */
 
1250
#define EXCP_DSI           0x0300 /* Data storage exception                  */
 
1251
#define EXCP_DSEG          0x0380 /* Data segment exception                  */
 
1252
#define EXCP_ISI           0x0400 /* Instruction storage exception           */
 
1253
#define EXCP_ISEG          0x0480 /* Instruction segment exception           */
 
1254
#define EXCP_EXTERNAL      0x0500 /* External interruption                   */
 
1255
#define EXCP_ALIGN         0x0600 /* Alignment exception                     */
 
1256
#define EXCP_PROGRAM       0x0700 /* Program exception                       */
 
1257
#define EXCP_NO_FP         0x0800 /* Floating point unavailable exception    */
 
1258
#define EXCP_DECR          0x0900 /* Decrementer exception                   */
 
1259
#define EXCP_HDECR         0x0980 /* Hypervisor decrementer exception        */
 
1260
#define EXCP_SYSCALL       0x0C00 /* System call                             */
 
1261
#define EXCP_TRACE         0x0D00 /* Trace exception                         */
 
1262
#define EXCP_PERF          0x0F00 /* Performance monitor exception           */
 
1263
/* Exceptions defined in PowerPC 32 bits programming environment manual      */
 
1264
#define EXCP_FP_ASSIST     0x0E00 /* Floating-point assist                   */
 
1265
/* Implementation specific exceptions                                        */
 
1266
/* 40x exceptions                                                            */
 
1267
#define EXCP_40x_PIT       0x1000 /* Programmable interval timer interrupt   */
 
1268
#define EXCP_40x_FIT       0x1010 /* Fixed interval timer interrupt          */
 
1269
#define EXCP_40x_WATCHDOG  0x1020 /* Watchdog timer exception                */
 
1270
#define EXCP_40x_DTLBMISS  0x1100 /* Data TLB miss exception                 */
 
1271
#define EXCP_40x_ITLBMISS  0x1200 /* Instruction TLB miss exception          */
 
1272
#define EXCP_40x_DEBUG     0x2000 /* Debug exception                         */
 
1273
/* 405 specific exceptions                                                   */
 
1274
#define EXCP_405_APU       0x0F20 /* APU unavailable exception               */
 
1275
/* TLB assist exceptions (602/603)                                           */
 
1276
#define EXCP_I_TLBMISS     0x1000 /* Instruction TLB miss                    */
 
1277
#define EXCP_DL_TLBMISS    0x1100 /* Data load TLB miss                      */
 
1278
#define EXCP_DS_TLBMISS    0x1200 /* Data store TLB miss                     */
 
1279
/* Breakpoint exceptions (602/603/604/620/740/745/750/755...)                */
 
1280
#define EXCP_IABR          0x1300 /* Instruction address breakpoint          */
 
1281
#define EXCP_SMI           0x1400 /* System management interrupt             */
 
1282
/* Altivec related exceptions                                                */
 
1283
#define EXCP_VPU           0x0F20 /* VPU unavailable exception               */
 
1284
/* 601 specific exceptions                                                   */
 
1285
#define EXCP_601_IO        0x0600 /* IO error exception                      */
 
1286
#define EXCP_601_RUNM      0x2000 /* Run mode exception                      */
 
1287
/* 602 specific exceptions                                                   */
 
1288
#define EXCP_602_WATCHDOG  0x1500 /* Watchdog exception                      */
 
1289
#define EXCP_602_EMUL      0x1600 /* Emulation trap exception                */
 
1290
/* G2 specific exceptions                                                    */
 
1291
#define EXCP_G2_CRIT       0x0A00 /* Critical interrupt                      */
 
1292
/* MPC740/745/750 & IBM 750 specific exceptions                              */
 
1293
#define EXCP_THRM          0x1700 /* Thermal management interrupt            */
 
1294
/* 74xx specific exceptions                                                  */
 
1295
#define EXCP_74xx_VPUA     0x1600 /* VPU assist exception                    */
 
1296
/* 970FX specific exceptions                                                 */
 
1297
#define EXCP_970_SOFTP     0x1500 /* Soft patch exception                    */
 
1298
#define EXCP_970_MAINT     0x1600 /* Maintenance exception                   */
 
1299
#define EXCP_970_THRM      0x1800 /* Thermal exception                       */
 
1300
#define EXCP_970_VPUA      0x1700 /* VPU assist exception                    */
 
1301
/* SPE related exceptions                                                    */
 
1302
#define EXCP_NO_SPE        0x0F20 /* SPE unavailable exception               */
 
1303
/* End of exception vectors area                                             */
 
1304
#define EXCP_PPC_MAX       0x4000
 
1305
/* Qemu exceptions: special cases we want to stop translation                */
 
1306
#define EXCP_MTMSR         0x11000 /* mtmsr instruction:                     */
 
1307
                                   /* may change privilege level             */
 
1308
#define EXCP_BRANCH        0x11001 /* branch instruction                     */
 
1309
#define EXCP_SYSCALL_USER  0x12000 /* System call in user mode only          */
 
1310
#define EXCP_INTERRUPT_CRITICAL 0x13000 /* critical IRQ                      */
 
1311
 
 
1312
/* Error codes */
 
1313
enum {
 
1314
    /* Exception subtypes for EXCP_ALIGN                            */
 
1315
    EXCP_ALIGN_FP      = 0x01,  /* FP alignment exception           */
 
1316
    EXCP_ALIGN_LST     = 0x02,  /* Unaligned mult/extern load/store */
 
1317
    EXCP_ALIGN_LE      = 0x03,  /* Multiple little-endian access    */
 
1318
    EXCP_ALIGN_PROT    = 0x04,  /* Access cross protection boundary */
 
1319
    EXCP_ALIGN_BAT     = 0x05,  /* Access cross a BAT/seg boundary  */
 
1320
    EXCP_ALIGN_CACHE   = 0x06,  /* Impossible dcbz access           */
 
1321
    /* Exception subtypes for EXCP_PROGRAM                          */
 
1322
    /* FP exceptions */
 
1323
    EXCP_FP            = 0x10,
 
1324
    EXCP_FP_OX         = 0x01,  /* FP overflow                      */
 
1325
    EXCP_FP_UX         = 0x02,  /* FP underflow                     */
 
1326
    EXCP_FP_ZX         = 0x03,  /* FP divide by zero                */
 
1327
    EXCP_FP_XX         = 0x04,  /* FP inexact                       */
 
1328
    EXCP_FP_VXNAN      = 0x05,  /* FP invalid SNaN op               */
 
1329
    EXCP_FP_VXISI      = 0x06,  /* FP invalid infinite substraction */
 
1330
    EXCP_FP_VXIDI      = 0x07,  /* FP invalid infinite divide       */
 
1331
    EXCP_FP_VXZDZ      = 0x08,  /* FP invalid zero divide           */
 
1332
    EXCP_FP_VXIMZ      = 0x09,  /* FP invalid infinite * zero       */
 
1333
    EXCP_FP_VXVC       = 0x0A,  /* FP invalid compare               */
 
1334
    EXCP_FP_VXSOFT     = 0x0B,  /* FP invalid operation             */
 
1335
    EXCP_FP_VXSQRT     = 0x0C,  /* FP invalid square root           */
 
1336
    EXCP_FP_VXCVI      = 0x0D,  /* FP invalid integer conversion    */
 
1337
    /* Invalid instruction */
 
1338
    EXCP_INVAL         = 0x20,
 
1339
    EXCP_INVAL_INVAL   = 0x01,  /* Invalid instruction              */
 
1340
    EXCP_INVAL_LSWX    = 0x02,  /* Invalid lswx instruction         */
 
1341
    EXCP_INVAL_SPR     = 0x03,  /* Invalid SPR access               */
 
1342
    EXCP_INVAL_FP      = 0x04,  /* Unimplemented mandatory fp instr */
 
1343
    /* Privileged instruction */
 
1344
    EXCP_PRIV          = 0x30,
 
1345
    EXCP_PRIV_OPC      = 0x01,
 
1346
    EXCP_PRIV_REG      = 0x02,
 
1347
    /* Trap */
 
1348
    EXCP_TRAP          = 0x40,
 
1349
};
 
1350
 
1340
1351
/* Hardware interruption sources:
1341
1352
 * all those exception can be raised simulteaneously
1342
1353
 */
1349
1360
    PPC6xx_INPUT_MCP        = 3,
1350
1361
    PPC6xx_INPUT_SMI        = 4,
1351
1362
    PPC6xx_INPUT_INT        = 5,
1352
 
    PPC6xx_INPUT_TBEN       = 6,
1353
 
    PPC6xx_INPUT_WAKEUP     = 7,
1354
 
    PPC6xx_INPUT_NB,
1355
1363
};
1356
1364
 
1357
1365
enum {
1363
1371
    PPCBookE_INPUT_SMI        = 4,
1364
1372
    PPCBookE_INPUT_INT        = 5,
1365
1373
    PPCBookE_INPUT_CINT       = 6,
1366
 
    PPCBookE_INPUT_NB,
1367
 
};
1368
 
 
1369
 
enum {
1370
 
    /* PowerPC 40x input pins */
1371
 
    PPC40x_INPUT_RESET_CORE = 0,
1372
 
    PPC40x_INPUT_RESET_CHIP = 1,
1373
 
    PPC40x_INPUT_RESET_SYS  = 2,
1374
 
    PPC40x_INPUT_CINT       = 3,
1375
 
    PPC40x_INPUT_INT        = 4,
1376
 
    PPC40x_INPUT_HALT       = 5,
1377
 
    PPC40x_INPUT_DEBUG      = 6,
1378
 
    PPC40x_INPUT_NB,
1379
 
};
1380
 
 
1381
 
enum {
1382
 
    /* RCPU input pins */
1383
 
    PPCRCPU_INPUT_PORESET   = 0,
1384
 
    PPCRCPU_INPUT_HRESET    = 1,
1385
 
    PPCRCPU_INPUT_SRESET    = 2,
1386
 
    PPCRCPU_INPUT_IRQ0      = 3,
1387
 
    PPCRCPU_INPUT_IRQ1      = 4,
1388
 
    PPCRCPU_INPUT_IRQ2      = 5,
1389
 
    PPCRCPU_INPUT_IRQ3      = 6,
1390
 
    PPCRCPU_INPUT_IRQ4      = 7,
1391
 
    PPCRCPU_INPUT_IRQ5      = 8,
1392
 
    PPCRCPU_INPUT_IRQ6      = 9,
1393
 
    PPCRCPU_INPUT_IRQ7      = 10,
1394
 
    PPCRCPU_INPUT_NB,
1395
 
};
1396
 
 
1397
 
#if defined(TARGET_PPC64)
 
1374
};
 
1375
 
 
1376
enum {
 
1377
    /* PowerPC 405 input pins */
 
1378
    PPC405_INPUT_RESET_CORE = 0,
 
1379
    PPC405_INPUT_RESET_CHIP = 1,
 
1380
    PPC405_INPUT_RESET_SYS  = 2,
 
1381
    PPC405_INPUT_CINT       = 3,
 
1382
    PPC405_INPUT_INT        = 4,
 
1383
    PPC405_INPUT_HALT       = 5,
 
1384
    PPC405_INPUT_DEBUG      = 6,
 
1385
};
 
1386
 
1398
1387
enum {
1399
1388
    /* PowerPC 970 input pins */
1400
1389
    PPC970_INPUT_HRESET     = 0,
1404
1393
    PPC970_INPUT_MCP        = 4,
1405
1394
    PPC970_INPUT_INT        = 5,
1406
1395
    PPC970_INPUT_THINT      = 6,
1407
 
    PPC970_INPUT_NB,
1408
1396
};
1409
 
#endif
1410
1397
 
1411
1398
/* Hardware exceptions definitions */
1412
1399
enum {
1413
1400
    /* External hardware exception sources */
1414
 
    PPC_INTERRUPT_RESET     = 0,  /* Reset exception                      */
1415
 
    PPC_INTERRUPT_WAKEUP,         /* Wakeup exception                     */
1416
 
    PPC_INTERRUPT_MCK,            /* Machine check exception              */
1417
 
    PPC_INTERRUPT_EXT,            /* External interrupt                   */
1418
 
    PPC_INTERRUPT_SMI,            /* System management interrupt          */
1419
 
    PPC_INTERRUPT_CEXT,           /* Critical external interrupt          */
1420
 
    PPC_INTERRUPT_DEBUG,          /* External debug exception             */
1421
 
    PPC_INTERRUPT_THERM,          /* Thermal exception                    */
 
1401
    PPC_INTERRUPT_RESET  = 0,  /* Reset exception                      */
 
1402
    PPC_INTERRUPT_MCK    = 1,  /* Machine check exception              */
 
1403
    PPC_INTERRUPT_EXT    = 2,  /* External interrupt                   */
 
1404
    PPC_INTERRUPT_SMI    = 3,  /* System management interrupt          */
 
1405
    PPC_INTERRUPT_CEXT   = 4,  /* Critical external interrupt          */
 
1406
    PPC_INTERRUPT_DEBUG  = 5,  /* External debug exception             */
 
1407
    PPC_INTERRUPT_THERM  = 6,  /* Thermal exception                    */
1422
1408
    /* Internal hardware exception sources */
1423
 
    PPC_INTERRUPT_DECR,           /* Decrementer exception                */
1424
 
    PPC_INTERRUPT_HDECR,          /* Hypervisor decrementer exception     */
1425
 
    PPC_INTERRUPT_PIT,            /* Programmable inteval timer interrupt */
1426
 
    PPC_INTERRUPT_FIT,            /* Fixed interval timer interrupt       */
1427
 
    PPC_INTERRUPT_WDT,            /* Watchdog timer interrupt             */
1428
 
    PPC_INTERRUPT_CDOORBELL,      /* Critical doorbell interrupt          */
1429
 
    PPC_INTERRUPT_DOORBELL,       /* Doorbell interrupt                   */
1430
 
    PPC_INTERRUPT_PERFM,          /* Performance monitor interrupt        */
 
1409
    PPC_INTERRUPT_DECR   = 7,  /* Decrementer exception                */
 
1410
    PPC_INTERRUPT_HDECR  = 8,  /* Hypervisor decrementer exception     */
 
1411
    PPC_INTERRUPT_PIT    = 9,  /* Programmable inteval timer interrupt */
 
1412
    PPC_INTERRUPT_FIT    = 10, /* Fixed interval timer interrupt       */
 
1413
    PPC_INTERRUPT_WDT    = 11, /* Watchdog timer interrupt             */
1431
1414
};
1432
1415
 
1433
1416
/*****************************************************************************/