← Back to branch summary

~statik/ubuntu/maverick/erlang/erlang-merge-testing

« back to all changes in this revision

Viewing changes to erts/etc/ose/lm/ose/board.con

  • Committer: Bazaar Package Importer
  • Author(s): Sergei Golovan
  • Date: 2009-05-01 10:14:38 UTC
  • mfrom: (3.1.4 sid)
  • Revision ID: james.westby@ubuntu.com-20090501101438-6qlr6rsdxgyzrg2z
Tags: 1:13.b-dfsg-2
* Cleaned up patches: removed unneeded patch which helped to support
  different SCTP library versions, made sure that changes for m68k
  architecture applied only when building on this architecture.
* Removed duplicated information from binary packages descriptions.
* Don't require libsctp-dev build-dependency on solaris-i386 architecture
  which allows to build Erlang on Nexenta (thanks to Tim Spriggs for
  the suggestion).

Show diffs side-by-side

added added

removed removed

Lines of Context:
erts/etc/ose/lm/ose/board.con
1
 
#ifndef _BOARD_CON
2
 
#define _BOARD_CON
3
 
 
4
 
/*
5
 
 * This file contains configurations for the Force PowerCore+ BSP.
6
 
 *
7
 
 */
8
 
 
9
 
#define CHRP_MAP   1      /* 1=chrp 0=prep (mapA) */
10
 
 
11
 
/* #define I82559_DELAY 0x140   */
12
 
/* #define I82559_DELAY 0x1100  */
13
 
#define I82559_DELAY 0x5000     
14
 
 
15
 
#define i82559_PRIORITY_1  4      /* ethernet */
16
 
#define i82559_PRIORITY_0  5      /* ethernet */
17
 
#define UD16550_PRIORITY0 12      /* Serial COM1 */
18
 
#define UD16550_PRIORITY1 11      /* Serial COM2 */
19
 
 
20
 
#define INTA_ROUTE_CHANNEL           9  
21
 
#define INTB_ROUTE_CHANNEL          10
22
 
#define INTC_ROUTE_CHANNEL          11
23
 
#define INTD_ROUTE_CHANNEL          12
24
 
#define IDE_PRIMARY_ROUTE_CHANNEL   14
25
 
#define IDE_SECONDARY_ROUTE_CHANNEL 15   /* 15 default */
26
 
 
27
 
#define UD16550_REGOFFSET 1
28
 
 
29
 
#define UD16550_SERCLK 1846200
30
 
 
31
 
#if CHRP_MAP
32
 
 
33
 
/* Address Map B -- CHRP */
34
 
#define CPU_SYS_MEM_BASE    0x00000000
35
 
#define CPU_PCI_MEM_BASE    0x80000000
36
 
#define CPU_PCIISA_MEM_BASE 0xFD000000
37
 
#define CPU_PCIISA_IO_BASE  0xFE000000
38
 
#define CPU_PCI_IO_BASE     0xFE800000
39
 
#define PCI_CFGADDR_REG     0xFEC00000
40
 
#define PCI_CFGDATA_REG     0xFEE00000
41
 
#define PCI_INTACK          0xFEF00000
42
 
#define SYSROM_BASE_0       0xFF000000
43
 
#define SYSROM_BASE_1       0xFF800000
44
 
 
45
 
#else
46
 
 
47
 
!! PREP not used, as of yet !! 
48
 
 
49
 
/* Address Map A -- PREP */
50
 
#define CPU_SYS_MEM_BASE    0x00000000
51
 
#define CPU_PCIISA_IO_BASE  0x80000000
52
 
#define PCI_CFGADDR_REG     0x80000CF8   /* contiguous mode */
53
 
#define PCI_CFGDATA_REG     0x80000CFC
54
 
#define CPU_PCICFG_DIRECT   0x80800000
55
 
#define CPU_PCI_IO_BASE     0x81000000
56
 
#define PCI_INTACK          0xBFFFFFF0
57
 
#define CPU_PCI_MEM_BASE    0xC0000000
58
 
#define CPU_PCIISA_MEM_BASE 0xC0000000
59
 
#define SYSROM_BASE_0       0xFF000000
60
 
#define SYSROM_BASE_1       0xFF800000
61
 
 
62
 
#endif
63
 
 
64
 
#define i82559_VECTOR_1         INTA_ROUTE_CHANNEL
65
 
#define i82559_VECTOR_0         INTB_ROUTE_CHANNEL  
66
 
#define PMC_SLOT1_VECTOR        INTC_ROUTE_CHANNEL
67
 
#define PMC_SLOT2_VECTOR        INTD_ROUTE_CHANNEL
68
 
 
69
 
#define PMC_INT1_VECTOR   1
70
 
#define UD16550_VECTOR1   3    /* */
71
 
#define UD16550_VECTOR0   4    /* */
72
 
#define PMC_INT2_VECTOR   5
73
 
#define UD16550_VECTOR2   6    /* */
74
 
#define UD16550_VECTOR3   6    /* */
75
 
#define PMC_INT3_VECTOR   6
76
 
#define PMC_INT4_VECTOR   7
77
 
#define WATCHDOG_VECTOR   8
78
 
#define UD16550_VECTOR4  12    /* */
79
 
#define UD16550_VECTOR5  12    /* */
80
 
#define PMC_INT5_VECTOR  12
81
 
#define Z8536_VECTOR     13
82
 
#define CPCI_ENUM_VECTOR 14
83
 
 
84
 
#define NVRAM_BASEADDR CPU_PCIISA_IO_BASE
85
 
#define NVRAM_ADDR_LSB (*(volatile U8 *)(NVRAM_BASEADDR + 0x73))
86
 
#define NVRAM_ADDR_MSB (*(volatile U8 *)(NVRAM_BASEADDR + 0x75))
87
 
#define NVRAM_DATA     (*(volatile U8 *)(NVRAM_BASEADDR + 0x77))
88
 
#define NVRAM_ETHERNET 0x1C13 /* The offset/address for Ethernet address. */
89
 
 
90
 
#define UD16550_BASEADDR0 CPU_PCIISA_IO_BASE+0x3f8
91
 
#define UD16550_BASEADDR1 CPU_PCIISA_IO_BASE+0x2f8
92
 
#define UD16550_BASEADDR2 CPU_PCIISA_IO_BASE+0x3e8
93
 
#define UD16550_BASEADDR3 CPU_PCIISA_IO_BASE+0x2e8
94
 
#define UD16550_BASEADDR4 CPU_PCIISA_IO_BASE+0x3d8
95
 
#define UD16550_BASEADDR5 CPU_PCIISA_IO_BASE+0x2d8
96
 
 
97
 
#define BSP_END_OF_INT() (bspEndOfInt())
98
 
 
99
 
#endif /* # ifndef _BOARD_CON */