← Back to branch summary

~jsvoboda/helenos/dnsr

« back to all changes in this revision

Viewing changes to uspace/drv/infrastructure/rootamdm37x/cm/core.h

  • Committer: Jiri Svoboda
  • Date: 2013-04-19 18:38:18 UTC
  • mfrom: (1527.1.284 main-clone)
  • Revision ID: jiri@wiwaxia-20130419183818-nvfibuh4t5qol0e3
Merge mainline chages.

Show diffs side-by-side

added added

removed removed

Lines of Context:
uspace/drv/infrastructure/rootamdm37x/cm/core.h
 
1
/*
 
2
 * Copyright (c) 2012 Jan Vesely
 
3
 * All rights reserved.
 
4
 *
 
5
 * Redistribution and use in source and binary forms, with or without
 
6
 * modification, are permitted provided that the following conditions
 
7
 * are met:
 
8
 *
 
9
 * - Redistributions of source code must retain the above copyright
 
10
 *   notice, this list of conditions and the following disclaimer.
 
11
 * - Redistributions in binary form must reproduce the above copyright
 
12
 *   notice, this list of conditions and the following disclaimer in the
 
13
 *   documentation and/or other materials provided with the distribution.
 
14
 * - The name of the author may not be used to endorse or promote products
 
15
 *   derived from this software without specific prior written permission.
 
16
 *
 
17
 * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
 
18
 * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
 
19
 * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
 
20
 * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
 
21
 * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
 
22
 * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
 
23
 * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
 
24
 * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
 
25
 * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
 
26
 * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
 
27
 */
 
28
 
 
29
/** @addtogroup amdm37xdrvcorecm
 
30
 * @{
 
31
 */
 
32
/** @file
 
33
 * @brief CORE Clock Management IO register structure.
 
34
 */
 
35
#ifndef AMDM37x_CORE_CM_H
 
36
#define AMDM37x_CORE_CM_H
 
37
#include <sys/types.h>
 
38
#include <macros.h>
 
39
 
 
40
/* AM/DM37x TRM p.447 */
 
41
#define CORE_CM_BASE_ADDRESS  0x48004a00
 
42
#define CORE_CM_SIZE  8192
 
43
 
 
44
typedef struct {
 
45
        ioport32_t fclken1;
 
46
#define CORE_CM_FCLKEN1_EN_MCBSP1_FLAG  (1 << 9)
 
47
#define CORE_CM_FCLKEN1_EN_MCBSP5_FLAG  (1 << 10)
 
48
#define CORE_CM_FCLKEN1_EN_GPT10_FLAG  (1 << 11)
 
49
#define CORE_CM_FCLKEN1_EN_GPT11_FLAG  (1 << 12)
 
50
#define CORE_CM_FCLKEN1_EN_UART1_FLAG  (1 << 13)
 
51
#define CORE_CM_FCLKEN1_EN_UART2_FLAG  (1 << 14)
 
52
#define CORE_CM_FCLKEN1_EN_I2C1_FLAG  (1 << 15)
 
53
#define CORE_CM_FCLKEN1_EN_I2C2_FLAG  (1 << 16)
 
54
#define CORE_CM_FCLKEN1_EN_I2C3_FLAG  (1 << 17)
 
55
#define CORE_CM_FCLKEN1_EN_MCSPI1_FLAG  (1 << 18)
 
56
#define CORE_CM_FCLKEN1_EN_MCSPI2_FLAG  (1 << 19)
 
57
#define CORE_CM_FCLKEN1_EN_MCSPI3_FLAG  (1 << 20)
 
58
#define CORE_CM_FCLKEN1_EN_MCSPI4_FLAG  (1 << 21)
 
59
#define CORE_CM_FCLKEN1_EN_HDQ_FLAG  (1 << 22)
 
60
#define CORE_CM_FCLKEN1_EN_MMC1_FLAG  (1 << 24)
 
61
#define CORE_CM_FCLKEN1_EN_MMC2_FLAG  (1 << 25)
 
62
#define CORE_CM_FCLKEN1_EN_MMC3_FLAG  (1 << 30)
 
63
 
 
64
        PADD32;
 
65
        ioport32_t fclken3;
 
66
#define CORE_CM_FCLKEN3_EN_TS_FLAG  (1 << 1)
 
67
#define CORE_CM_FCLKEN3_EN_USBTLL_FLAG  (1 << 2)
 
68
 
 
69
        PADD32;
 
70
        ioport32_t iclken1;
 
71
#define CORE_CM_ICLKEN1_EN_SDRC_FLAG  (1 << 1)
 
72
#define CORE_CM_ICLKEN1_EN_HSOTGUSB_FLAG  (1 << 4)
 
73
#define CORE_CM_ICLKEN1_EN_SCMCTRL_FLAG  (1 << 6)
 
74
#define CORE_CM_ICLKEN1_EN_MAILBOXES_FLAG  (1 << 7)
 
75
#define CORE_CM_ICLKEN1_EN_MCBSP1_FLAG  (1 << 9)
 
76
#define CORE_CM_ICLKEN1_EN_MCBSP5_FLAG  (1 << 10)
 
77
#define CORE_CM_ICLKEN1_EN_GPT10_FLAG  (1 << 11)
 
78
#define CORE_CM_ICLKEN1_EN_GPT11_FLAG  (1 << 12)
 
79
#define CORE_CM_ICLKEN1_EN_UART1_FLAG  (1 << 13)
 
80
#define CORE_CM_ICLKEN1_EN_UART2_FLAG  (1 << 14)
 
81
#define CORE_CM_ICLKEN1_EN_I2C1_FLAG  (1 << 15)
 
82
#define CORE_CM_ICLKEN1_EN_I2C2_FLAG  (1 << 16)
 
83
#define CORE_CM_ICLKEN1_EN_I2C3_FLAG  (1 << 17)
 
84
#define CORE_CM_ICLKEN1_EN_MCSPI1_FLAG  (1 << 18)
 
85
#define CORE_CM_ICLKEN1_EN_MCSPI2_FLAG  (1 << 19)
 
86
#define CORE_CM_ICLKEN1_EN_MCSPI3_FLAG  (1 << 20)
 
87
#define CORE_CM_ICLKEN1_EN_MCSPI4_FLAG  (1 << 21)
 
88
#define CORE_CM_ICLKEN1_EN_HDQ_FLAG  (1 << 22)
 
89
#define CORE_CM_ICLKEN1_EN_MMC1_FLAG  (1 << 24)
 
90
#define CORE_CM_ICLKEN1_EN_MMC2_FLAG  (1 << 25)
 
91
#define CORE_CM_ICLKEN1_EN_ICR_FLAG  (1 << 29)
 
92
#define CORE_CM_ICLKEN1_EN_MMC3_FLAG  (1 << 30)
 
93
 
 
94
        ioport32_t reserved1;
 
95
        ioport32_t iclken3;
 
96
#define CORE_CM_ICLKEN3_EN_USBTLL_FLAG  (1 << 2)
 
97
 
 
98
        PADD32;
 
99
        const ioport32_t idlest1;
 
100
#define CORE_CM_IDLEST1_ST_SDRC_FLAG  (1 << 1)
 
101
#define CORE_CM_IDLEST1_ST_SDMA_FLAG  (1 << 2)
 
102
#define CORE_CM_IDLEST1_ST_HSOTGUSB_STBY_FLAG  (1 << 4)
 
103
#define CORE_CM_IDLEST1_ST_HSOTGUSB_IDLE_FLAG  (1 << 5)
 
104
#define CORE_CM_IDLEST1_ST_SCMCTRL_FLAG  (1 << 6)
 
105
#define CORE_CM_IDLEST1_ST_MAILBOXES_FLAG  (1 << 7)
 
106
#define CORE_CM_IDLEST1_ST_MCBSP1_FLAG  (1 << 9)
 
107
#define CORE_CM_IDLEST1_ST_MCBSP5_FLAG  (1 << 10)
 
108
#define CORE_CM_IDLEST1_ST_GPT10_FLAG  (1 << 11)
 
109
#define CORE_CM_IDLEST1_ST_GPT11_FLAG  (1 << 12)
 
110
#define CORE_CM_IDLEST1_ST_UART1_FLAG  (1 << 13)
 
111
#define CORE_CM_IDLEST1_ST_UART2_FLAG  (1 << 14)
 
112
#define CORE_CM_IDLEST1_ST_I2C1_FLAG  (1 << 15)
 
113
#define CORE_CM_IDLEST1_ST_I2C2_FLAG  (1 << 16)
 
114
#define CORE_CM_IDLEST1_ST_I2C3_FLAG  (1 << 17)
 
115
#define CORE_CM_IDLEST1_ST_MCSPI1_FLAG  (1 << 18)
 
116
#define CORE_CM_IDLEST1_ST_MCSPI2_FLAG  (1 << 19)
 
117
#define CORE_CM_IDLEST1_ST_MCSPI3_FLAG  (1 << 20)
 
118
#define CORE_CM_IDLEST1_ST_MCSPI4_FLAG  (1 << 21)
 
119
#define CORE_CM_IDLEST1_ST_HDQ_FLAG  (1 << 22)
 
120
#define CORE_CM_IDLEST1_ST_MMC1_FLAG  (1 << 24)
 
121
#define CORE_CM_IDLEST1_ST_MMC2_FLAG  (1 << 25)
 
122
#define CORE_CM_IDLEST1_ST_ICR_FLAG  (1 << 29)
 
123
#define CORE_CM_IDLEST1_ST_MMC3_FLAG  (1 << 30)
 
124
 
 
125
        const ioport32_t reserved2;
 
126
        const ioport32_t idlest3;
 
127
#define CORE_CM_IDLEST3_ST_USBTLL_FLAG  (1 << 2)
 
128
 
 
129
        PADD32;
 
130
        ioport32_t autoidle1;
 
131
#define CORE_CM_AUTOIDLE1_AUTO_HSOTGUSB_FLAG  (1 << 4)
 
132
#define CORE_CM_AUTOIDLE1_AUTO_SCMCTRL_FLAG  (1 << 6)
 
133
#define CORE_CM_AUTOIDLE1_AUTO_MAILBOXES_FLAG  (1 << 7)
 
134
#define CORE_CM_AUTOIDLE1_AUTO_MCBSP1_FLAG  (1 << 9)
 
135
#define CORE_CM_AUTOIDLE1_AUTO_MCBSP5_FLAG  (1 << 10)
 
136
#define CORE_CM_AUTOIDLE1_AUTO_GPT10_FLAG  (1 << 11)
 
137
#define CORE_CM_AUTOIDLE1_AUTO_GPT11_FLAG  (1 << 12)
 
138
#define CORE_CM_AUTOIDLE1_AUTO_UART1_FLAG  (1 << 13)
 
139
#define CORE_CM_AUTOIDLE1_AUTO_UART2_FLAG  (1 << 14)
 
140
#define CORE_CM_AUTOIDLE1_AUTO_I2C1_FLAG  (1 << 15)
 
141
#define CORE_CM_AUTOIDLE1_AUTO_I2C2_FLAG  (1 << 16)
 
142
#define CORE_CM_AUTOIDLE1_AUTO_I2C3_FLAG  (1 << 17)
 
143
#define CORE_CM_AUTOIDLE1_AUTO_MCSPI1_FLAG  (1 << 18)
 
144
#define CORE_CM_AUTOIDLE1_AUTO_MCSPI2_FLAG  (1 << 19)
 
145
#define CORE_CM_AUTOIDLE1_AUTO_MCSPI3_FLAG  (1 << 20)
 
146
#define CORE_CM_AUTOIDLE1_AUTO_MCSPI4_FLAG  (1 << 21)
 
147
#define CORE_CM_AUTOIDLE1_AUTO_HDQ_FLAG  (1 << 22)
 
148
#define CORE_CM_AUTOIDLE1_AUTO_MMC1_FLAG  (1 << 24)
 
149
#define CORE_CM_AUTOIDLE1_AUTO_MMC2_FLAG  (1 << 25)
 
150
#define CORE_CM_AUTOIDLE1_AUTO_ICR_FLAG  (1 << 29)
 
151
#define CORE_CM_AUTOIDLE1_AUTO_MMC3_FLAG  (1 << 30)
 
152
 
 
153
        ioport32_t reserved3;
 
154
        ioport32_t autoidle3;
 
155
#define CORE_CM_AUTOIDLE3_AUTO_USBTLL_FLAG  (1 << 2)
 
156
 
 
157
        PADD32;
 
158
        ioport32_t clksel;
 
159
#define CORE_CM_CLKSEL_CLKSEL_L3_MASK  (0x3 << 0)
 
160
#define CORE_CM_CLKSEL_CLKSEL_L3_DIVIDED1  (0x1 << 0)
 
161
#define CORE_CM_CLKSEL_CLKSEL_L3_DIVIDED2  (0x2 << 0)
 
162
#define CORE_CM_CLKSEL_CLKSEL_L4_MASK  (0x3 << 2)
 
163
#define CORE_CM_CLKSEL_CLKSEL_L4_DIVIDED1  (0x1 << 2)
 
164
#define CORE_CM_CLKSEL_CLKSEL_L4_DIVIDED2  (0x2 << 2)
 
165
#define CORE_CM_CLKSEL_CLKSEL_96M_MASK  (0x3 << 12)
 
166
#define CORE_CM_CLKSEL_CLKSEL_96M_DIVIDED1  (0x1 << 12)
 
167
#define CORE_CM_CLKSEL_CLKSEL_96M_DIVIDED2  (0x2 << 12)
 
168
#define CORE_CM_CLKSEL_CLKSEL_GPT10_FLAG (1 << 6)
 
169
#define CORE_CM_CLKSEL_CLKSEL_GPT11_FLAG (1 << 7)
 
170
 
 
171
        PADD32;
 
172
        ioport32_t clkstctrl;
 
173
#define CORE_CM_CLKCTRL_CLKCTRL_L3_MASK  (0x3 << 0)
 
174
#define CORE_CM_CLKCTRL_CLKCTRL_L3_AUTO_EN  (0x0 << 0)
 
175
#define CORE_CM_CLKCTRL_CLKCTRL_L3_AUTO_DIS  (0x3 << 0)
 
176
#define CORE_CM_CLKCTRL_CLKCTRL_L4_MASK  (0x3 << 2)
 
177
#define CORE_CM_CLKCTRL_CLKCTRL_L4_AUTO_EN  (0x0 << 2)
 
178
#define CORE_CM_CLKCTRL_CLKCTRL_L4_AUTO_DIS  (0x3 << 2)
 
179
 
 
180
        const ioport32_t clkstst;
 
181
#define CORE_CM_CLKSTST_CLKACTIVITY_L3_FLAG  (1 << 0)
 
182
#define CORE_CM_CLKSTST_CLKACTIVITY_L4_FLAG  (1 << 1)
 
183
} core_cm_regs_t;
 
184
 
 
185
#endif
 
186
/**
 
187
 * @}
 
188
 */