1
/**********************************************************************
3
* Copyright(c) 2008 Imagination Technologies Ltd. All rights reserved.
5
* This program is free software; you can redistribute it and/or modify it
6
* under the terms and conditions of the GNU General Public License,
7
* version 2, as published by the Free Software Foundation.
9
* This program is distributed in the hope it will be useful but, except
10
* as otherwise stated in writing, without any warranty; without even the
11
* implied warranty of merchantability or fitness for a particular purpose.
12
* See the GNU General Public License for more details.
14
* You should have received a copy of the GNU General Public License along with
15
* this program; if not, write to the Free Software Foundation, Inc.,
16
* 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
18
* The full GNU General Public License is included in this distribution in
19
* the file called "COPYING".
21
* Contact Information:
22
* Imagination Technologies Ltd. <gpl-support@imgtec.com>
23
* Home Park Estate, Kings Langley, Herts, WD4 8LZ, UK
25
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27
#ifndef _SGX545DEFS_KM_H_
28
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30
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#define EUR_CR_EVENT_STATUS2_DCU_INVALCOMPLETE_SHIFT 10
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#define EUR_CR_EVENT_STATUS2_GSG_FLUSHED_MASK 0x00000200UL
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#define EUR_CR_EVENT_STATUS2_DPM_DHOST_FREE_LOAD_SHIFT 3
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#define EUR_CR_EVENT_STATUS2_DPM_HOST_FREE_LOAD_MASK 0x00000004UL
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#define EUR_CR_EVENT_STATUS2_DPM_HOST_FREE_LOAD_SHIFT 2
248
#define EUR_CR_EVENT_STATUS2_DPM_3D_FREE_LOAD_MASK 0x00000002UL
249
#define EUR_CR_EVENT_STATUS2_DPM_3D_FREE_LOAD_SHIFT 1
250
#define EUR_CR_EVENT_STATUS2_DPM_TA_FREE_LOAD_MASK 0x00000001UL
251
#define EUR_CR_EVENT_STATUS2_DPM_TA_FREE_LOAD_SHIFT 0
252
#define EUR_CR_EVENT_STATUS 0x012CUL
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262
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263
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264
#define EUR_CR_EVENT_STATUS_DPM_TA_MEM_FREE_SHIFT 24
265
#define EUR_CR_EVENT_STATUS_ISP_END_TILE_MASK 0x00800000UL
266
#define EUR_CR_EVENT_STATUS_ISP_END_TILE_SHIFT 23
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268
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269
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274
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298
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300
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325
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327
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343
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360
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361
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363
#define EUR_CR_EVENT_HOST_ENABLE_DPM_REACHED_MEM_THRESH_SHIFT 3
364
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365
#define EUR_CR_EVENT_HOST_ENABLE_DPM_OUT_OF_MEMORY_GBL_SHIFT 2
366
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#define EUR_CR_EVENT_HOST_ENABLE_DPM_OUT_OF_MEMORY_MT_SHIFT 1
368
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369
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#define EUR_CR_EVENT_HOST_CLEAR_MADD_CACHE_INVALCOMPLETE_MASK 0x04000000UL
378
#define EUR_CR_EVENT_HOST_CLEAR_MADD_CACHE_INVALCOMPLETE_SHIFT 26
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382
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384
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#define EUR_CR_EVENT_HOST_CLEAR_DPM_INITEND_MASK 0x00400000UL
386
#define EUR_CR_EVENT_HOST_CLEAR_DPM_INITEND_SHIFT 22
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#define EUR_CR_EVENT_HOST_CLEAR_ISP2_ZLS_CSW_FINISHED_MASK 0x00200000UL
388
#define EUR_CR_EVENT_HOST_CLEAR_ISP2_ZLS_CSW_FINISHED_SHIFT 21
389
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390
#define EUR_CR_EVENT_HOST_CLEAR_OTPM_INV_SHIFT 20
391
#define EUR_CR_EVENT_HOST_CLEAR_OTPM_FLUSHED_MASK 0x00080000UL
392
#define EUR_CR_EVENT_HOST_CLEAR_OTPM_FLUSHED_SHIFT 19
393
#define EUR_CR_EVENT_HOST_CLEAR_PIXELBE_END_RENDER_MASK 0x00040000UL
394
#define EUR_CR_EVENT_HOST_CLEAR_PIXELBE_END_RENDER_SHIFT 18
395
#define EUR_CR_EVENT_HOST_CLEAR_ISP_VISIBILITY_FAIL_MASK 0x00010000UL
396
#define EUR_CR_EVENT_HOST_CLEAR_ISP_VISIBILITY_FAIL_SHIFT 16
397
#define EUR_CR_EVENT_HOST_CLEAR_BREAKPOINT_MASK 0x00008000UL
398
#define EUR_CR_EVENT_HOST_CLEAR_BREAKPOINT_SHIFT 15
399
#define EUR_CR_EVENT_HOST_CLEAR_SW_EVENT_MASK 0x00004000UL
400
#define EUR_CR_EVENT_HOST_CLEAR_SW_EVENT_SHIFT 14
401
#define EUR_CR_EVENT_HOST_CLEAR_TA_FINISHED_MASK 0x00002000UL
402
#define EUR_CR_EVENT_HOST_CLEAR_TA_FINISHED_SHIFT 13
403
#define EUR_CR_EVENT_HOST_CLEAR_TA_TERMINATE_MASK 0x00001000UL
404
#define EUR_CR_EVENT_HOST_CLEAR_TA_TERMINATE_SHIFT 12
405
#define EUR_CR_EVENT_HOST_CLEAR_TPC_CLEAR_MASK 0x00000800UL
406
#define EUR_CR_EVENT_HOST_CLEAR_TPC_CLEAR_SHIFT 11
407
#define EUR_CR_EVENT_HOST_CLEAR_TPC_FLUSH_MASK 0x00000400UL
408
#define EUR_CR_EVENT_HOST_CLEAR_TPC_FLUSH_SHIFT 10
409
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_CLEAR_MASK 0x00000200UL
410
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_CLEAR_SHIFT 9
411
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_LOAD_MASK 0x00000100UL
412
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_LOAD_SHIFT 8
413
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_STORE_MASK 0x00000080UL
414
#define EUR_CR_EVENT_HOST_CLEAR_DPM_CONTROL_STORE_SHIFT 7
415
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_CLEAR_MASK 0x00000040UL
416
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_CLEAR_SHIFT 6
417
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_LOAD_MASK 0x00000020UL
418
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_LOAD_SHIFT 5
419
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_STORE_MASK 0x00000010UL
420
#define EUR_CR_EVENT_HOST_CLEAR_DPM_STATE_STORE_SHIFT 4
421
#define EUR_CR_EVENT_HOST_CLEAR_DPM_REACHED_MEM_THRESH_MASK 0x00000008UL
422
#define EUR_CR_EVENT_HOST_CLEAR_DPM_REACHED_MEM_THRESH_SHIFT 3
423
#define EUR_CR_EVENT_HOST_CLEAR_DPM_OUT_OF_MEMORY_GBL_MASK 0x00000004UL
424
#define EUR_CR_EVENT_HOST_CLEAR_DPM_OUT_OF_MEMORY_GBL_SHIFT 2
425
#define EUR_CR_EVENT_HOST_CLEAR_DPM_OUT_OF_MEMORY_MT_MASK 0x00000002UL
426
#define EUR_CR_EVENT_HOST_CLEAR_DPM_OUT_OF_MEMORY_MT_SHIFT 1
427
#define EUR_CR_EVENT_HOST_CLEAR_DPM_3D_MEM_FREE_MASK 0x00000001UL
428
#define EUR_CR_EVENT_HOST_CLEAR_DPM_3D_MEM_FREE_SHIFT 0
429
#define EUR_CR_PDS_EXEC_BASE 0x0AB8
430
#define EUR_CR_PDS_EXEC_BASE_ADDR_MASK 0xFFF00000UL
431
#define EUR_CR_PDS_EXEC_BASE_ADDR_SHIFT 20
432
#define EUR_CR_EVENT_KICKER 0x0AC4
433
#define EUR_CR_EVENT_KICKER_ADDRESS_MASK 0xFFFFFFF0UL
434
#define EUR_CR_EVENT_KICKER_ADDRESS_SHIFT 4
435
#define EUR_CR_EVENT_KICK 0x0AC8
436
#define EUR_CR_EVENT_KICK_NOW_MASK 0x00000001UL
437
#define EUR_CR_EVENT_KICK_NOW_SHIFT 0
438
#define EUR_CR_EVENT_TIMER 0x0ACC
439
#define EUR_CR_EVENT_TIMER_ENABLE_MASK 0x01000000UL
440
#define EUR_CR_EVENT_TIMER_ENABLE_SHIFT 24
441
#define EUR_CR_EVENT_TIMER_VALUE_MASK 0x00FFFFFFUL
442
#define EUR_CR_EVENT_TIMER_VALUE_SHIFT 0
443
#define EUR_CR_PDS_INV0 0x0AD0
444
#define EUR_CR_PDS_INV0_DSC_MASK 0x00000001UL
445
#define EUR_CR_PDS_INV0_DSC_SHIFT 0
446
#define EUR_CR_PDS_INV1 0x0AD4
447
#define EUR_CR_PDS_INV1_DSC_MASK 0x00000001UL
448
#define EUR_CR_PDS_INV1_DSC_SHIFT 0
449
#define EUR_CR_PDS_INV3 0x0AD8
450
#define EUR_CR_PDS_INV3_DSC_MASK 0x00000001UL
451
#define EUR_CR_PDS_INV3_DSC_SHIFT 0
452
#define EUR_CR_PDS_INV_CSC 0x0AE0
453
#define EUR_CR_PDS_INV_CSC_KICK_MASK 0x00000001UL
454
#define EUR_CR_PDS_INV_CSC_KICK_SHIFT 0
455
#define EUR_CR_EVENT_KICK1 0x0AE4
456
#define EUR_CR_EVENT_KICK1_NOW_MASK 0x000000FFUL
457
#define EUR_CR_EVENT_KICK1_NOW_SHIFT 0
458
#define EUR_CR_EVENT_KICK2 0x0AE8
459
#define EUR_CR_EVENT_KICK2_NOW_MASK 0x00000001UL
460
#define EUR_CR_EVENT_KICK2_NOW_SHIFT 0
461
#define EUR_CR_EVENT_KICK3 0x0AEC
462
#define EUR_CR_EVENT_KICK3_NOW_MASK 0x00000001UL
463
#define EUR_CR_EVENT_KICK3_NOW_SHIFT 0
464
#define EUR_CR_BIF_CTRL 0x0C00
465
#define EUR_CR_BIF_CTRL_NOREORDER_MASK 0x00000001UL
466
#define EUR_CR_BIF_CTRL_NOREORDER_SHIFT 0
467
#define EUR_CR_BIF_CTRL_PAUSE_MASK 0x00000002UL
468
#define EUR_CR_BIF_CTRL_PAUSE_SHIFT 1
469
#define EUR_CR_BIF_CTRL_FLUSH_MASK 0x00000004UL
470
#define EUR_CR_BIF_CTRL_FLUSH_SHIFT 2
471
#define EUR_CR_BIF_CTRL_INVALDC_MASK 0x00000008UL
472
#define EUR_CR_BIF_CTRL_INVALDC_SHIFT 3
473
#define EUR_CR_BIF_CTRL_CLEAR_FAULT_MASK 0x00000010UL
474
#define EUR_CR_BIF_CTRL_CLEAR_FAULT_SHIFT 4
475
#define EUR_CR_BIF_CTRL_MMU_BYPASS_CACHE_MASK 0x00000100UL
476
#define EUR_CR_BIF_CTRL_MMU_BYPASS_CACHE_SHIFT 8
477
#define EUR_CR_BIF_CTRL_MMU_BYPASS_VDM_MASK 0x00000200UL
478
#define EUR_CR_BIF_CTRL_MMU_BYPASS_VDM_SHIFT 9
479
#define EUR_CR_BIF_CTRL_MMU_BYPASS_TE_MASK 0x00000400UL
480
#define EUR_CR_BIF_CTRL_MMU_BYPASS_TE_SHIFT 10
481
#define EUR_CR_BIF_CTRL_MMU_BYPASS_PBE_MASK 0x00000800UL
482
#define EUR_CR_BIF_CTRL_MMU_BYPASS_PBE_SHIFT 11
483
#define EUR_CR_BIF_CTRL_MMU_BYPASS_TSPP_MASK 0x00001000UL
484
#define EUR_CR_BIF_CTRL_MMU_BYPASS_TSPP_SHIFT 12
485
#define EUR_CR_BIF_CTRL_MMU_BYPASS_ISP_MASK 0x00002000UL
486
#define EUR_CR_BIF_CTRL_MMU_BYPASS_ISP_SHIFT 13
487
#define EUR_CR_BIF_CTRL_MMU_BYPASS_USE_MASK 0x00004000UL
488
#define EUR_CR_BIF_CTRL_MMU_BYPASS_USE_SHIFT 14
489
#define EUR_CR_BIF_CTRL_MMU_BYPASS_HOST_MASK 0x00008000UL
490
#define EUR_CR_BIF_CTRL_MMU_BYPASS_HOST_SHIFT 15
491
#define EUR_CR_BIF_INT_STAT 0x0C04
492
#define EUR_CR_BIF_INT_STAT_FAULT_REQ_MASK 0x0000FFFFUL
493
#define EUR_CR_BIF_INT_STAT_FAULT_REQ_SHIFT 0
494
#define EUR_CR_BIF_INT_STAT_FAULT_TYPE_MASK 0x00070000UL
495
#define EUR_CR_BIF_INT_STAT_FAULT_TYPE_SHIFT 16
496
#define EUR_CR_BIF_INT_STAT_FLUSH_COMPLETE_MASK 0x00080000UL
497
#define EUR_CR_BIF_INT_STAT_FLUSH_COMPLETE_SHIFT 19
498
#define EUR_CR_BIF_FAULT 0x0C08
499
#define EUR_CR_BIF_FAULT_CID_MASK 0x0000000FUL
500
#define EUR_CR_BIF_FAULT_CID_SHIFT 0
501
#define EUR_CR_BIF_FAULT_SB_MASK 0x000001F0UL
502
#define EUR_CR_BIF_FAULT_SB_SHIFT 4
503
#define EUR_CR_BIF_FAULT_ADDR_MASK 0xFFFFF000UL
504
#define EUR_CR_BIF_FAULT_ADDR_SHIFT 12
506
#if defined(SGX_FEATURE_BIF_WIDE_TILING_AND_4K_ADDRESS)
507
#define EUR_CR_BIF_TILE0 0x0C0C
508
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711
#define EUR_CR_BIF_BANK1_INDEX_2D_SHIFT 16
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720
#define EUR_CR_BIF_MEM_REQ_STAT_READS_SHIFT 0
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722
#define EUR_CR_BIF_3D_REQ_BASE_ADDR_MASK 0xFFF00000UL
723
#define EUR_CR_BIF_3D_REQ_BASE_ADDR_SHIFT 20
724
#define EUR_CR_BIF_ZLS_REQ_BASE 0x0CB0
725
#define EUR_CR_BIF_ZLS_REQ_BASE_ADDR_MASK 0xFFF00000UL
726
#define EUR_CR_BIF_ZLS_REQ_BASE_ADDR_SHIFT 20
727
#define EUR_CR_BIF_BANK_STATUS 0x0CB4
728
#define EUR_CR_BIF_BANK_STATUS_3D_CURRENT_BANK_MASK 0x00000001UL
729
#define EUR_CR_BIF_BANK_STATUS_3D_CURRENT_BANK_SHIFT 0
730
#define EUR_CR_BIF_BANK_STATUS_TA_CURRENT_BANK_MASK 0x00000002UL
731
#define EUR_CR_BIF_BANK_STATUS_TA_CURRENT_BANK_SHIFT 1
733
#define EUR_CR_BIF_36BIT_ADDRESSING 0x0CCC
734
#define EUR_CR_BIF_36BIT_ADDRESSING_ENABLE_MASK 0x00000001UL
735
#define EUR_CR_BIF_36BIT_ADDRESSING_ENABLE_SHIFT 0
737
#if defined(SGX_FEATURE_BIF_WIDE_TILING_AND_4K_ADDRESS)
738
#define EUR_CR_BIF_TILE0_MIN 0x0CD0
739
#define EUR_CR_BIF_TILE0_MIN_ADDRESS_MASK 0x000FFFFFUL
740
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742
#define EUR_CR_BIF_TILE1_MIN 0x0CD4
743
#define EUR_CR_BIF_TILE1_MIN_ADDRESS_MASK 0x000FFFFFUL
744
#define EUR_CR_BIF_TILE1_MIN_ADDRESS_SHIFT 0
746
#define EUR_CR_BIF_TILE2_MIN 0x0CD8
747
#define EUR_CR_BIF_TILE2_MIN_ADDRESS_MASK 0x000FFFFFUL
748
#define EUR_CR_BIF_TILE2_MIN_ADDRESS_SHIFT 0
750
#define EUR_CR_BIF_TILE3_MIN 0x0CDC
751
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752
#define EUR_CR_BIF_TILE3_MIN_ADDRESS_SHIFT 0
754
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755
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758
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762
#define EUR_CR_BIF_TILE6_MIN 0x0CE8
763
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766
#define EUR_CR_BIF_TILE7_MIN 0x0CEC
767
#define EUR_CR_BIF_TILE7_MIN_ADDRESS_MASK 0x000FFFFFUL
768
#define EUR_CR_BIF_TILE7_MIN_ADDRESS_SHIFT 0
770
#define EUR_CR_BIF_TILE8_MIN 0x0CF0
771
#define EUR_CR_BIF_TILE8_MIN_ADDRESS_MASK 0x000FFFFFUL
772
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774
#define EUR_CR_BIF_TILE9_MIN 0x0CF4
775
#define EUR_CR_BIF_TILE9_MIN_ADDRESS_MASK 0x000FFFFFUL
776
#define EUR_CR_BIF_TILE9_MIN_ADDRESS_SHIFT 0
779
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780
#define EUR_CR_USE_CODE_BASE_ADDR_MASK 0x01FFFFFFUL
781
#define EUR_CR_USE_CODE_BASE_ADDR_SHIFT 0
782
#define EUR_CR_USE_CODE_BASE_DM_MASK 0x06000000UL
783
#define EUR_CR_USE_CODE_BASE_DM_SHIFT 25
784
#define EUR_CR_USE_CODE_BASE_SIZE_UINT32 16
785
#define EUR_CR_USE_CODE_BASE_NUM_ENTRIES 16
786
#define EUR_CR_MNE_CR_CTRL 0x0D00
787
#define EUR_CR_MNE_CR_CTRL_BYP_CC_N_MASK 0x00010000UL
788
#define EUR_CR_MNE_CR_CTRL_BYP_CC_N_SHIFT 16
789
#define EUR_CR_MNE_CR_CTRL_BYP_CC_MASK 0x00008000UL
790
#define EUR_CR_MNE_CR_CTRL_BYP_CC_SHIFT 15
791
#define EUR_CR_MNE_CR_CTRL_USE_INVAL_ADDR_MASK 0x00007800UL
792
#define EUR_CR_MNE_CR_CTRL_USE_INVAL_ADDR_SHIFT 11
793
#define EUR_CR_MNE_CR_CTRL_BYPASS_ALL_MASK 0x00000400UL
794
#define EUR_CR_MNE_CR_CTRL_BYPASS_ALL_SHIFT 10
795
#define EUR_CR_MNE_CR_CTRL_BYPASS_MASK 0x000003E0UL
796
#define EUR_CR_MNE_CR_CTRL_BYPASS_SHIFT 5
797
#define EUR_CR_MNE_CR_CTRL_PAUSE_MASK 0x00000010UL
798
#define EUR_CR_MNE_CR_CTRL_PAUSE_SHIFT 4
800
#define EUR_CR_MNE_CR_CTRL_INVAL_PREQ_MASK 0x0000000EUL
801
#define EUR_CR_MNE_CR_CTRL_INVAL_PREQ_SHIFT 1
802
#define EUR_CR_MNE_CR_CTRL_INVAL_PREQ_PDS_MASK (1UL<<EUR_CR_MNE_CR_CTRL_INVAL_PREQ_SHIFT+2)
803
#define EUR_CR_MNE_CR_CTRL_INVAL_PREQ_USEC_MASK (1UL<<EUR_CR_MNE_CR_CTRL_INVAL_PREQ_SHIFT+1)
804
#define EUR_CR_MNE_CR_CTRL_INVAL_PREQ_CACHE_MASK (1UL<<EUR_CR_MNE_CR_CTRL_INVAL_PREQ_SHIFT)
805
#define EUR_CR_MNE_CR_CTRL_INVAL_ALL_MASK 0x00000001UL
806
#define EUR_CR_MNE_CR_CTRL_INVAL_ALL_SHIFT 0
807
#define EUR_CR_MNE_CR_USE_INVAL 0x0D04
808
#define EUR_CR_MNE_CR_USE_INVAL_ADDR_MASK 0xFFFFFFFFUL
809
#define EUR_CR_MNE_CR_USE_INVAL_ADDR_SHIFT 0
810
#define EUR_CR_MNE_CR_STAT 0x0D08
811
#define EUR_CR_MNE_CR_STAT_PAUSED_MASK 0x00000400UL
812
#define EUR_CR_MNE_CR_STAT_PAUSED_SHIFT 10
813
#define EUR_CR_MNE_CR_STAT_READS_MASK 0x000003FFUL
814
#define EUR_CR_MNE_CR_STAT_READS_SHIFT 0
815
#define EUR_CR_MNE_CR_STAT_STATS 0x0D0C
816
#define EUR_CR_MNE_CR_STAT_STATS_RST_MASK 0x000FFFF0UL
817
#define EUR_CR_MNE_CR_STAT_STATS_RST_SHIFT 4
818
#define EUR_CR_MNE_CR_STAT_STATS_SEL_MASK 0x0000000FUL
819
#define EUR_CR_MNE_CR_STAT_STATS_SEL_SHIFT 0
820
#define EUR_CR_MNE_CR_STAT_STATS_OUT 0x0D10
821
#define EUR_CR_MNE_CR_STAT_STATS_OUT_VALUE_MASK 0xFFFFFFFFUL
822
#define EUR_CR_MNE_CR_STAT_STATS_OUT_VALUE_SHIFT 0
823
#define EUR_CR_MNE_CR_EVENT_STATUS 0x0D14
824
#define EUR_CR_MNE_CR_EVENT_STATUS_INVAL_MASK 0x00000001UL
825
#define EUR_CR_MNE_CR_EVENT_STATUS_INVAL_SHIFT 0
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#define EUR_CR_MNE_CR_EVENT_CLEAR_INVAL_MASK 0x00000001UL
828
#define EUR_CR_MNE_CR_EVENT_CLEAR_INVAL_SHIFT 0
829
#define EUR_CR_MNE_CR_CTRL_INVAL 0x0D20
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