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Viewing changes to books/centaur/vl/server/public/style.css

  • Committer: Package Import Robot
  • Author(s): Camm Maguire
  • Date: 2015-01-16 10:35:45 UTC
  • mfrom: (3.3.26 sid)
  • Revision ID: package-import@ubuntu.com-20150116103545-prehe9thgo79o8w8
Tags: 7.0-1
New upstream release

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Lines of Context:
books/centaur/vl/server/public/style.css
 
1
/*
 
2
VL Verilog Toolkit
 
3
Copyright (C) 2008-2014 Centaur Technology
 
4
 
 
5
Contact:
 
6
  Centaur Technology Formal Verification Group
 
7
  7600-C N. Capital of Texas Highway, Suite 300, Austin, TX 78731, USA.
 
8
  http://www.centtech.com/
 
9
 
 
10
License: (An MIT/X11-style license)
 
11
 
 
12
  Permission is hereby granted, free of charge, to any person obtaining a copy
 
13
  of this software and associated documentation files (the "Software"), to deal
 
14
  in the Software without restriction, including without limitation the rights
 
15
  to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
 
16
  copies of the Software, and to permit persons to whom the Software is
 
17
  furnished to do so, subject to the following conditions:
 
18
 
 
19
  The above copyright notice and this permission notice shall be included in
 
20
  all copies or substantial portions of the Software.
 
21
 
 
22
  THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
 
23
  IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
 
24
  FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
 
25
  AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
 
26
  LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
 
27
  OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
 
28
  SOFTWARE.
 
29
 
 
30
Original author: Jared Davis <jared@centtech.com>
 
31
*/
 
32
 
 
33
.serif { font-family: "<!-- TMPL_VAR serif_font -->", serif; }
 
34
body   { font-family: "<!-- TMPL_VAR serif_font -->", serif; }
 
35
 
 
36
.sans                     { font-family: "<!-- TMPL_VAR sans_font -->", sans-serif; }
 
37
h1,h2,h3,h4,h5,dt         { font-family: "<!-- TMPL_VAR sans_font -->", sans-serif; }
 
38
.vl_start_loc,.vl_end_loc { font-family: "<!-- TMPL_VAR sans_font -->", sans-serif; }
 
39
 
 
40
.tt                    { font-family: "<!-- TMPL_VAR tt_font -->", monospace; }
 
41
tt, code, pre, .vl_src { font-family: "<!-- TMPL_VAR tt_font -->", monospace; }
 
42
 
 
43
h1,h2,h3 {
 
44
    font-weight: normal;
 
45
}
 
46
 
 
47
h2 {
 
48
   font-size: 2.3em;
 
49
   text-align: center;
 
50
}
 
51
 
 
52
h3 {
 
53
   font-size: 1.4em;
 
54
}
 
55
 
 
56
.red {
 
57
   color: #ff0000;
 
58
}
 
59
 
 
60
 
 
61
a:hover {
 
62
  background-color: #ffffd0;
 
63
}
 
64
 
 
65
 
 
66
 
 
67
 
 
68
/* ---------------------------------------------------------------------- *
 
69
 *                                                                        *
 
70
 *  Source Code Formatting for VL                                         *
 
71
 *                                                                        *
 
72
 * ---------------------------------------------------------------------- */
 
73
 
 
74
.vl_src {
 
75
    /* This is a div that is wrapped around the entire source-code fragment being
 
76
       displayed. */
 
77
}
 
78
 
 
79
.vl_start_loc,.vl_end_loc {
 
80
    /* "Module start" and "Module end" banners */
 
81
    margin-left: .5in;
 
82
    font-weight: normal;
 
83
    font-size: 13pt;
 
84
}
 
85
 
 
86
.vl_loc {
 
87
    /* Actual location for "Module start" and "Module end" banners. */
 
88
    color: #606060;
 
89
}
 
90
 
 
91
.vl_line {
 
92
    /* Line numbers that preceede each source code line */
 
93
    background-color: #f0f0f0;
 
94
    color: #608080;
 
95
    padding-right: 3px;
 
96
    font-weight: normal;
 
97
}
 
98
 
 
99
.vl_key {
 
100
    /* Verilog keywords */
 
101
    color: #0000d0;
 
102
    font-weight: bold;
 
103
}
 
104
 
 
105
.vl_id {
 
106
    /* Verilog identifiers */
 
107
    color: #800080;
 
108
}
 
109
 
 
110
.vl_cmt {
 
111
    /* Verilog comments */
 
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    color: #007000;
 
113
}
 
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115
.vl_pln {
 
116
    /* Verilog plain tokens (e.g., punctuation) */
 
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}
 
118
 
 
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.vl_int {
 
120
    /* Verilog integer literals */
 
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    color: #a00000;
 
122
}
 
123
 
 
124
.vl_real {
 
125
    /* Verilog real-number literals */
 
126
  color: #ff9900;
 
127
}
 
128
 
 
129
.vl_sys {
 
130
    /* Verilog system identifiers (e.g., $display) */
 
131
    color: #00ff00;
 
132
}
 
133
 
 
134
.vl_orig {
 
135
    /* Links to original modules */
 
136
  color: #0000ff;
 
137
}
 
138
 
 
139
.vl_trans {
 
140
    /* Links to translated modules */
 
141
  color: #009000;
 
142
}
 
143
 
 
144
.vl_bang {
 
145
  /* Source code from //!! lines */
 
146
  background-color: #e0ffff;
 
147
}
 
148
 
 
149
.vl_at {
 
150
  /* Source code from //@@ lines */
 
151
  background-color: #ffe0ff;
 
152
}
 
153
 
 
154
.vl_wirelink {
 
155
    color: #aa00aa;
 
156
    text-decoration: none;
 
157
}
 
158
 
 
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.vl_wirelink_port {
 
160
    color: #aa00aa;
 
161
    text-decoration: underline;
 
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}
 
163
 
 
164
 
 
165
 
 
166
 
 
167
 
 
168
 
 
169
/* ---------------------------------------------------------------------- *
 
170
 *                                                                        *
 
171
 *  Warning Formatting for VL                                             *
 
172
 *                                                                        *
 
173
 * ---------------------------------------------------------------------- */
 
174
 
 
175
.vl_warning {
 
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    font-size: 75%;
 
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}
 
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.vl_warning_more {
 
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    list-style-type: none;
 
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    margin-left: .1in;
 
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    font-size: 75%;
 
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    font-family: "<!-- TMPL_VAR sans_font -->", sans-serif;
 
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    font-weight: bold;
 
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    color: #c06000;
 
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}
 
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    font-family: "<!-- TMPL_VAR sans_font -->", sans-serif;
 
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}
 
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    margin-top: 0px;
 
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    list-style-type: decimal;
 
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    /* border-color: #909090; */
 
219
}