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Viewing changes to regress/test_opcodes/test_BRBS.py

  • Committer: Bazaar Package Importer
  • Author(s): Shaun Jackman
  • Date: 2004-04-10 13:54:17 UTC
  • Revision ID: james.westby@ubuntu.com-20040410135417-zywapjyz252y65se
Tags: upstream-0.1.2.1
Import upstream version 0.1.2.1

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Lines of Context:
regress/test_opcodes/test_BRBS.py
 
1
#! /usr/bin/env python
 
2
###############################################################################
 
3
#
 
4
# simulavr - A simulator for the Atmel AVR family of microcontrollers.
 
5
# Copyright (C) 2001, 2002  Theodore A. Roth
 
6
#
 
7
# This program is free software; you can redistribute it and/or modify
 
8
# it under the terms of the GNU General Public License as published by
 
9
# the Free Software Foundation; either version 2 of the License, or
 
10
# (at your option) any later version.
 
11
#
 
12
# This program is distributed in the hope that it will be useful,
 
13
# but WITHOUT ANY WARRANTY; without even the implied warranty of
 
14
# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 
15
# GNU General Public License for more details.
 
16
#
 
17
# You should have received a copy of the GNU General Public License
 
18
# along with this program; if not, write to the Free Software
 
19
# Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
 
20
#
 
21
###############################################################################
 
22
#
 
23
# $Id: test_BRBS.py,v 1.2 2002/02/20 21:28:31 troth Exp $
 
24
#
 
25
 
 
26
"""Test the BRBS opcode.
 
27
 
 
28
The following opcodes are pseudonyms for BRBS:
 
29
  BREQ, BRCS, BRLO, BRMI, BRLT, BRHS, BRTS, BRVS, BRIE
 
30
"""
 
31
 
 
32
import base_test
 
33
from registers import Reg
 
34
 
 
35
class BRBS_TestFail(base_test.TestFail): pass
 
36
 
 
37
class base_BRBS(base_test.opcode_test):
 
38
        """Generic test case for testing BRBS opcode.
 
39
 
 
40
        Branch if sreg bit set.
 
41
        opcode is '1111 00kk kkkk ksss' where k is pc offset and s is sreg bit.
 
42
 
 
43
        No registers except for PC should have changed.
 
44
        """
 
45
        # FIXME: Offsets can wrap around ends of flash. Need to mask expect value
 
46
        # with size of flash. Once done, need to test it.
 
47
        k = 20
 
48
        def setup(self):
 
49
                # set the sreg bit we are interrested in
 
50
                self.setup_regs[Reg.SREG] = self.val << self.bit
 
51
 
 
52
                return 0xF000 | self.bit | ((self.k&0x7f)<<3)
 
53
 
 
54
        def analyze_results(self):
 
55
                self.is_pc_checked = 1
 
56
 
 
57
                expect = self.setup_regs[Reg.PC] + 2
 
58
                if self.val == 1:
 
59
                        expect += (self.k * 2)
 
60
 
 
61
                got = self.anal_regs[Reg.PC]
 
62
 
 
63
                if expect != got:
 
64
                        self.fail('PC not incremented: expect=%x, got=%x' % (expect, got))
 
65
 
 
66
#
 
67
# Template code for test case.
 
68
# The fail method will raise a test specific exception.
 
69
#
 
70
template = """
 
71
class BRBS_bit%d_is_%d_TestFail(BRBS_TestFail): pass
 
72
 
 
73
class test_BRBS_bit%d_is_%d(base_BRBS):
 
74
        bit = %d
 
75
        val = %d
 
76
        def fail(self,s):
 
77
                raise BRBS_bit%d_is_%d_TestFail, s
 
78
"""
 
79
 
 
80
#
 
81
# automagically generate the test_BRBS_bitN_is_[01] class definitions
 
82
#
 
83
code = ''
 
84
for b in range(8):
 
85
        for v in range(2):
 
86
                code += template % (b,v,b,v,b,v,b,v)
 
87
exec code