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  • Committer: Bazaar Package Importer
  • Author(s): Aurelien Jarno
  • Date: 2005-04-16 01:00:23 UTC
  • mto: This revision was merged to the branch mainline in revision 5.
  • Revision ID: james.westby@ubuntu.com-20050416010023-xo612jqs8xlk0b3d
Tags: upstream-0.13.1
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header/p18f4331.inc
1
1
        LIST
2
2
 
3
3
;==========================================================================
4
 
;  $Id: p18f4331.inc,v 1.4 2004/07/24 03:00:02 craigfranklin Exp $
 
4
;  $Id: p18f4331.inc,v 1.6 2005/03/24 04:08:43 craigfranklin Exp $
5
5
;  MPASM PIC18F4331 processor include
6
6
; 
7
 
;  (c) Copyright 1999-2004 Microchip Technology, All rights reserved
 
7
;  (c) Copyright 1999-2005 Microchip Technology, All rights reserved
8
8
;==========================================================================
9
9
 
10
10
        NOLIST
143
143
EECON2           EQU  H'0FA7'
144
144
EEDATA           EQU  H'0FA8'
145
145
EEADR            EQU  H'0FA9'
 
146
BAUDCON          EQU  H'0FAA'
 
147
BAUDCTL          EQU  H'0FAA'
146
148
RCSTA            EQU  H'0FAB'
147
149
TXSTA            EQU  H'0FAC'
148
150
TXREG            EQU  H'0FAD'
149
151
RCREG            EQU  H'0FAE'
150
152
SPBRG            EQU  H'0FAF'
 
153
SPBRGH           EQU  H'0FB0'
151
154
QEICON           EQU  H'0FB6'
152
155
T5CON            EQU  H'0FB7'
153
156
ANSEL0           EQU  H'0FB8'
298
301
 
299
302
 
300
303
;----- DTCON Bits -----------------------------------------------------
 
304
DT0              EQU  H'0000'
 
305
DT1              EQU  H'0001'
 
306
DT2              EQU  H'0002'
 
307
DT3              EQU  H'0003'
 
308
DT4              EQU  H'0004'
 
309
DT5              EQU  H'0005'
 
310
DTPS0            EQU  H'0006'
 
311
DTPS1            EQU  H'0007'
 
312
 
301
313
DTA0             EQU  H'0000'
302
314
DTA1             EQU  H'0001'
303
315
DTA2             EQU  H'0002'
408
420
 
409
421
NOT_FLTA         EQU  H'0001'
410
422
NOT_FLTB         EQU  H'0002'
411
 
GPCKI            EQU  H'0003'
 
423
T5CKI            EQU  H'0003'
412
424
SDI              EQU  H'0004'
413
425
SCL              EQU  H'0005'
414
426
NOT_SS           EQU  H'0006'
611
623
 
612
624
 
613
625
;----- ADCHS Bits -----------------------------------------------------
 
626
GASEL0           EQU  H'0000'
 
627
GASEL1           EQU  H'0001'
 
628
GCSEL0           EQU  H'0002'
 
629
GCSEL1           EQU  H'0003'
 
630
GBSEL0           EQU  H'0004'
 
631
GBSEL1           EQU  H'0005'
 
632
GDSEL0           EQU  H'0006'
 
633
GDSEL1           EQU  H'0007'
 
634
 
614
635
SASEL0           EQU  H'0000'
615
636
SASEL1           EQU  H'0001'
616
637
SCSEL0           EQU  H'0002'
673
694
RCIP             EQU  H'0005'
674
695
ADIP             EQU  H'0006'
675
696
 
 
697
TXIP             EQU  H'0004'
 
698
 
676
699
 
677
700
;----- PIE2 Bits -----------------------------------------------------
678
701
CCP2IE           EQU  H'0000'
729
752
EEPGD            EQU  H'0007'
730
753
 
731
754
 
 
755
;----- BAUDCON Bits -----------------------------------------------------
 
756
ABDEN            EQU  H'0000'
 
757
WUE              EQU  H'0001'
 
758
BRG16            EQU  H'0003'
 
759
SCKP             EQU  H'0004'
 
760
RCIDL            EQU  H'0006'
 
761
 
 
762
 
 
763
;----- BAUDCTL Bits -----------------------------------------------------
 
764
ABDEN            EQU  H'0000'
 
765
WUE              EQU  H'0001'
 
766
BRG16            EQU  H'0003'
 
767
SCKP             EQU  H'0004'
 
768
RCIDL            EQU  H'0006'
 
769
 
 
770
 
732
771
;----- RCSTA Bits -----------------------------------------------------
733
772
RX9D             EQU  H'0000'
734
773
OERR             EQU  H'0001'
744
783
TX9D             EQU  H'0000'
745
784
TRMT             EQU  H'0001'
746
785
BRGH             EQU  H'0002'
 
786
SENDB            EQU  H'0003'
747
787
SYNC             EQU  H'0004'
748
788
TXEN             EQU  H'0005'
749
789
TX9              EQU  H'0006'
807
847
CCP2Y            EQU  H'0004'
808
848
CCP2X            EQU  H'0005'
809
849
 
 
850
DC2B0            EQU  H'0004'
 
851
DC2B1            EQU  H'0005'
 
852
 
810
853
 
811
854
;----- CCP1CON Bits -----------------------------------------------------
812
855
CCP1M0           EQU  H'0000'
816
859
CCP1Y            EQU  H'0004'
817
860
CCP1X            EQU  H'0005'
818
861
 
 
862
DC1B0            EQU  H'0004'
 
863
DC1B1            EQU  H'0005'
 
864
 
819
865
 
820
866
;----- ADCON2 Bits -----------------------------------------------------
821
867
ADCS0            EQU  H'0000'
837
883
VCFG0            EQU  H'0006'
838
884
VCFG1            EQU  H'0007'
839
885
 
 
886
FFOVFL           EQU  H'0002'
 
887
 
840
888
 
841
889
;----- ADCON0 Bits -----------------------------------------------------
842
890
ADON             EQU  H'0000'
938
986
WDT5             EQU  H'0006'
939
987
WDT6             EQU  H'0007'
940
988
 
 
989
WDTW             EQU  H'0007'
 
990
 
941
991
 
942
992
;----- LVDCON Bits -----------------------------------------------------
943
993
LVDL0            EQU  H'0000'
947
997
LVDEN            EQU  H'0004'
948
998
IRVST            EQU  H'0005'
949
999
 
 
1000
IVRST            EQU  H'0005'
 
1001
 
950
1002
 
951
1003
;----- OSCCON Bits -----------------------------------------------------
952
1004
SCS0             EQU  H'0000'
958
1010
IRCF2            EQU  H'0006'
959
1011
IDLEN            EQU  H'0007'
960
1012
 
 
1013
IOFS             EQU  H'0002'
 
1014
 
961
1015
 
962
1016
;----- T0CON Bits -----------------------------------------------------
963
1017
T0PS0            EQU  H'0000'
969
1023
T016BIT          EQU  H'0006'
970
1024
TMR0ON           EQU  H'0007'
971
1025
 
 
1026
T0PS3            EQU  H'0003'
 
1027
 
972
1028
 
973
1029
;----- STATUS Bits -----------------------------------------------------
974
1030
C                EQU  H'0000'
1033
1089
STKUNF           EQU  H'0006'
1034
1090
STKOVF           EQU  H'0007'
1035
1091
 
 
1092
STKFUL           EQU  H'0007'
 
1093
 
1036
1094
 
1037
1095
 
1038
1096
;==========================================================================
1046
1104
       __BADRAM  H'0F8E'-H'0F8F'
1047
1105
       __BADRAM  H'0F97'-H'0F98'
1048
1106
       __BADRAM  H'0F9C'
1049
 
       __BADRAM  H'0FAA'
1050
 
       __BADRAM  H'0FB0'-H'0FB5'
 
1107
       __BADRAM  H'0FB1'-H'0FB5'
1051
1108
       __BADRAM  H'0FC5'
1052
1109
       __BADRAM  H'0FD4'
1053
1110
 
1054
1111
;==========================================================================
1055
1112
;
 
1113
;   IMPORTANT: For the PIC18 devices, the __CONFIG directive has been
 
1114
;              superseded by the CONFIG directive.  The following settings
 
1115
;              are available for this device.
 
1116
;
 
1117
;   Oscillator Selection:
 
1118
;     OSC = LP             LP
 
1119
;     OSC = XT             XT
 
1120
;     OSC = HS             HS
 
1121
;     OSC = RC2            External RC, RA6 is CLKOUT
 
1122
;     OSC = EC             EC, RA6 is CLKOUT
 
1123
;     OSC = ECIO           EC, RA6 is I/O
 
1124
;     OSC = HSPLL          HS-PLL Enabled
 
1125
;     OSC = RCIO           External RC, RA6 is I/O
 
1126
;     OSC = IRCIO          Internal RC, RA6 & RA7 are I/O
 
1127
;     OSC = IRC            Internal RC, RA6 is CLKOUT, RA7 is I/O
 
1128
;     OSC = RC1            External RC, RA6 is CLKOUT
 
1129
;     OSC = RC             External RC, RA6 is CLKOUT
 
1130
;
 
1131
;   Fail Safe Clock Monitor Enable:
 
1132
;     FCMEN = OFF          Disabled
 
1133
;     FCMEN = ON           Enabled
 
1134
;
 
1135
;   Internal/External Switch-Over:
 
1136
;     IESO = OFF           Disabled
 
1137
;     IESO = ON            Enabled
 
1138
;
 
1139
;   Power Up Timer:
 
1140
;     PWRTEN = ON          Enabled
 
1141
;     PWRTEN = OFF         Disabled
 
1142
;
 
1143
;   Brown Out Reset:
 
1144
;     BOREN = OFF          Disabled
 
1145
;     BOREN = ON           Enabled
 
1146
;
 
1147
;   Brown Out Voltage:
 
1148
;     BORV = 45            4.5V
 
1149
;     BORV = 42            4.2V
 
1150
;     BORV = 27            2.7V
 
1151
;     BORV = 20            2.0V
 
1152
;
 
1153
;   Watchdog Timer:
 
1154
;     WDTEN = OFF          Disabled
 
1155
;     WDTEN = ON           Enabled
 
1156
;
 
1157
;   Watchdog Timer Enable Window:
 
1158
;     WINEN = ON           Enabled
 
1159
;     WINEN = OFF          Disabled
 
1160
;
 
1161
;   Watchdog Postscaler:
 
1162
;     WDPS = 1             1:1
 
1163
;     WDPS = 2             1:2
 
1164
;     WDPS = 4             1:4
 
1165
;     WDPS = 8             1:8
 
1166
;     WDPS = 16            1:16
 
1167
;     WDPS = 32            1:32
 
1168
;     WDPS = 64            1:64
 
1169
;     WDPS = 128           1:128
 
1170
;     WDPS = 256           1:256
 
1171
;     WDPS = 512           1:512
 
1172
;     WDPS = 1024          1:1024
 
1173
;     WDPS = 2048          1:2048
 
1174
;     WDPS = 4096          1:4096
 
1175
;     WDPS = 8192          1:8192
 
1176
;     WDPS = 16384         1:16384
 
1177
;     WDPS = 32768         1:32768
 
1178
;
 
1179
;   Timer1 Oscillator Mux:
 
1180
;     T1OSCMX = OFF        Active
 
1181
;     T1OSCMX = ON         Inactive
 
1182
;
 
1183
;   High-Side Transistors Polarity:
 
1184
;     HPOL = LOW           Active low
 
1185
;     HPOL = HIGH          Active high
 
1186
;
 
1187
;   Low-Side Transistors Polarity:
 
1188
;     LPOL = LOW           Active low
 
1189
;     LPOL = HIGH          Active high
 
1190
;
 
1191
;   PWM output pins RESET state control:
 
1192
;     PWMPIN = ON          Enabled
 
1193
;     PWMPIN = OFF         Disabled
 
1194
;
 
1195
;   MCLR Enable:
 
1196
;     MCLRE = OFF          Disabled
 
1197
;     MCLRE = ON           Enabled
 
1198
;
 
1199
;   External clock MUX bit:
 
1200
;     EXCLKMX = RD0        MUXed with RD0
 
1201
;     EXCLKMX = RC3        MUXed with RC3
 
1202
;
 
1203
;   PWM4 MUX bit:
 
1204
;     PWM4MX = RD5         MUXed with RD5
 
1205
;     PWM4MX = RB5         MUXed with RB5
 
1206
;
 
1207
;   SSP I/O MUX bit:
 
1208
;     SSPMX = RD1          SDO output muxed with RD1
 
1209
;     SSPMX = RC7          SD0 output muxed with RC7
 
1210
;
 
1211
;   FLTA MUX bit:
 
1212
;     FLTAMX = RD4         MUXed with RD4
 
1213
;     FLTAMX = RC1         MUXed with RC1
 
1214
;
 
1215
;   Stack Overflow Reset:
 
1216
;     STVREN = OFF         Disabled
 
1217
;     STVREN = ON          Enabled
 
1218
;
 
1219
;   Low Voltage Programming:
 
1220
;     LVP = OFF            Disabled
 
1221
;     LVP = ON             Enabled
 
1222
;
 
1223
;   Background Debugger Enable:
 
1224
;     DEBUG = ON           Enabled
 
1225
;     DEBUG = OFF          Disabled
 
1226
;
 
1227
;   Code Protection Block 0:
 
1228
;     CP0 = ON             Enabled
 
1229
;     CP0 = OFF            Disabled
 
1230
;
 
1231
;   Code Protection Block 1:
 
1232
;     CP1 = ON             Enabled
 
1233
;     CP1 = OFF            Disabled
 
1234
;
 
1235
;   Code Protection Block 2:
 
1236
;     CP2 = ON             Enabled
 
1237
;     CP2 = OFF            Disabled
 
1238
;
 
1239
;   Code Protection Block 3:
 
1240
;     CP3 = ON             Enabled
 
1241
;     CP3 = OFF            Disabled
 
1242
;
 
1243
;   Boot Block Code Protection:
 
1244
;     CPB = ON             Enabled
 
1245
;     CPB = OFF            Disabled
 
1246
;
 
1247
;   Data EEPROM Code Protection:
 
1248
;     CPD = ON             Enabled
 
1249
;     CPD = OFF            Disabled
 
1250
;
 
1251
;   Write Protection Block 0:
 
1252
;     WRT0 = ON            Enabled
 
1253
;     WRT0 = OFF           Disabled
 
1254
;
 
1255
;   Write Protection Block 1:
 
1256
;     WRT1 = ON            Enabled
 
1257
;     WRT1 = OFF           Disabled
 
1258
;
 
1259
;   Write Protection Block 2:
 
1260
;     WRT2 = ON            Enabled
 
1261
;     WRT2 = OFF           Disabled
 
1262
;
 
1263
;   Write Protection Block 3:
 
1264
;     WRT3 = ON            Enabled
 
1265
;     WRT3 = OFF           Disabled
 
1266
;
 
1267
;   Boot Block Write Protection:
 
1268
;     WRTB = ON            Enabled
 
1269
;     WRTB = OFF           Disabled
 
1270
;
 
1271
;   Configuration Register Write Protection:
 
1272
;     WRTC = ON            Enabled
 
1273
;     WRTC = OFF           Disabled
 
1274
;
 
1275
;   Data EEPROM Write Protection:
 
1276
;     WRTD = ON            Enabled
 
1277
;     WRTD = OFF           Disabled
 
1278
;
 
1279
;   Table Read Protection Block 0:
 
1280
;     EBTR0 = ON           Enabled
 
1281
;     EBTR0 = OFF          Disabled
 
1282
;
 
1283
;   Table Read Protection Block 1:
 
1284
;     EBTR1 = ON           Enabled
 
1285
;     EBTR1 = OFF          Disabled
 
1286
;
 
1287
;   Table Read Protection Block 2:
 
1288
;     EBTR2 = ON           Enabled
 
1289
;     EBTR2 = OFF          Disabled
 
1290
;
 
1291
;   Table Read Protection Block 3:
 
1292
;     EBTR3 = ON           Enabled
 
1293
;     EBTR3 = OFF          Disabled
 
1294
;
 
1295
;   Boot Block Table Read Protection:
 
1296
;     EBTRB = ON           Enabled
 
1297
;     EBTRB = OFF          Disabled
 
1298
;
 
1299
;==========================================================================
 
1300
;==========================================================================
 
1301
;
1056
1302
;       Configuration Bits
1057
1303
;
1058
1304
;   NAME            Address
1159
1405
_MCLRE_OFF_3H        EQU  H'7F'    ; Disabled
1160
1406
_MCLRE_ON_3H         EQU  H'FF'    ; Enabled
1161
1407
 
1162
 
_EXCLKMX_RC3_3H      EQU  H'EF'    ; MUXed with RC3
1163
 
_EXCLKMX_RD0_3H      EQU  H'FF'    ; MUXed with RD0
 
1408
_EXCLKMX_RD0_3H      EQU  H'EF'    ; MUXed with RD0
 
1409
_EXCLKMX_RC3_3H      EQU  H'FF'    ; MUXed with RC3
1164
1410
 
1165
1411
_PWM4MX_RD5_3H       EQU  H'F7'    ; MUXed with RD5
1166
1412
_PWM4MX_RB5_3H       EQU  H'FF'    ; MUXed with RB5
1167
1413
 
1168
 
_SSPMX_RC7_3H        EQU  H'FB'    ; SD0 output muxed with RC7
1169
 
_SSPMX_RD1_3H        EQU  H'FF'    ; SDO output muxed with RD1
 
1414
_SSPMX_RD1_3H        EQU  H'FB'    ; SDO output muxed with RD1
 
1415
_SSPMX_RC7_3H        EQU  H'FF'    ; SD0 output muxed with RC7
1170
1416
 
1171
1417
_FLTAMX_RD4_3H       EQU  H'FE'    ; MUXed with RD4
1172
1418
_FLTAMX_RC1_3H       EQU  H'FF'    ; MUXed with RC1