← Back to branch summary

~ubuntu-branches/ubuntu/karmic/linux-mvl-dove/karmic-proposed

« back to all changes in this revision

Viewing changes to arch/arm/plat-orion/mv_hal_drivers/mv_hal/cesa/mvCesaRegs.h

  • Committer: Bazaar Package Importer
  • Author(s): Stefan Bader
  • Date: 2010-03-10 22:24:12 UTC
  • mto: (15.1.2 karmic-security)
  • mto: This revision was merged to the branch mainline in revision 18.
  • Revision ID: james.westby@ubuntu.com-20100310222412-k86m3r53jw0je7x1
Tags: upstream-2.6.31
Import upstream version 2.6.31

Show diffs side-by-side

added added

removed removed

Lines of Context:
arch/arm/plat-orion/mv_hal_drivers/mv_hal/cesa/mvCesaRegs.h
1
 
/*******************************************************************************
2
 
Copyright (C) Marvell International Ltd. and its affiliates
3
 
 
4
 
This software file (the "File") is owned and distributed by Marvell 
5
 
International Ltd. and/or its affiliates ("Marvell") under the following
6
 
alternative licensing terms.  Once you have made an election to distribute the
7
 
File under one of the following license alternatives, please (i) delete this
8
 
introductory statement regarding license alternatives, (ii) delete the two
9
 
license alternatives that you have not elected to use and (iii) preserve the
10
 
Marvell copyright notice above.
11
 
 
12
 
********************************************************************************
13
 
Marvell Commercial License Option
14
 
 
15
 
If you received this File from Marvell and you have entered into a commercial
16
 
license agreement (a "Commercial License") with Marvell, the File is licensed
17
 
to you under the terms of the applicable Commercial License.
18
 
 
19
 
********************************************************************************
20
 
Marvell GPL License Option
21
 
 
22
 
If you received this File from Marvell, you may opt to use, redistribute and/or 
23
 
modify this File in accordance with the terms and conditions of the General 
24
 
Public License Version 2, June 1991 (the "GPL License"), a copy of which is 
25
 
available along with the File in the license.txt file or by writing to the Free 
26
 
Software Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 or 
27
 
on the worldwide web at http://www.gnu.org/licenses/gpl.txt. 
28
 
 
29
 
THE FILE IS DISTRIBUTED AS-IS, WITHOUT WARRANTY OF ANY KIND, AND THE IMPLIED 
30
 
WARRANTIES OF MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE ARE EXPRESSLY 
31
 
DISCLAIMED.  The GPL License provides additional details about this warranty 
32
 
disclaimer.
33
 
********************************************************************************
34
 
Marvell BSD License Option
35
 
 
36
 
If you received this File from Marvell, you may opt to use, redistribute and/or 
37
 
modify this File under the following licensing terms. 
38
 
Redistribution and use in source and binary forms, with or without modification, 
39
 
are permitted provided that the following conditions are met:
40
 
 
41
 
    *   Redistributions of source code must retain the above copyright notice,
42
 
            this list of conditions and the following disclaimer. 
43
 
 
44
 
    *   Redistributions in binary form must reproduce the above copyright
45
 
        notice, this list of conditions and the following disclaimer in the
46
 
        documentation and/or other materials provided with the distribution. 
47
 
 
48
 
    *   Neither the name of Marvell nor the names of its contributors may be 
49
 
        used to endorse or promote products derived from this software without 
50
 
        specific prior written permission. 
51
 
    
52
 
THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND 
53
 
ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED 
54
 
WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE 
55
 
DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR 
56
 
ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES 
57
 
(INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; 
58
 
LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON 
59
 
ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT 
60
 
(INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS 
61
 
SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
62
 
 
63
 
*******************************************************************************/
64
 
 
65
 
#ifndef __mvCesaRegs_h__
66
 
#define __mvCesaRegs_h__
67
 
 
68
 
#ifdef __cplusplus
69
 
extern "C" {
70
 
#endif
71
 
 
72
 
#include "mvSysCesaConfig.h"
73
 
 
74
 
typedef struct
75
 
{
76
 
    /* word 0 */
77
 
    MV_U32  config;
78
 
    /* word 1 */    
79
 
    MV_U16  cryptoSrcOffset;
80
 
    MV_U16  cryptoDstOffset;
81
 
    /* word 2 */    
82
 
    MV_U16  cryptoDataLen;
83
 
    MV_U16  reserved1;
84
 
    /* word 3 */
85
 
    MV_U16  cryptoKeyOffset;
86
 
    MV_U16  reserved2;
87
 
    /* word 4 */
88
 
    MV_U16  cryptoIvOffset;
89
 
    MV_U16  cryptoIvBufOffset;
90
 
    /* word 5 */
91
 
    MV_U16  macSrcOffset;
92
 
    MV_U16  macTotalLen;
93
 
    /* word 6 */
94
 
    MV_U16  macDigestOffset;
95
 
    MV_U16  macDataLen;
96
 
    /* word 7 */
97
 
    MV_U16  macInnerIvOffset;
98
 
    MV_U16  macOuterIvOffset;
99
 
 
100
 
} MV_CESA_DESC;
101
 
 
102
 
/* operation */
103
 
typedef enum 
104
 
{
105
 
    MV_CESA_MAC_ONLY         = 0,
106
 
    MV_CESA_CRYPTO_ONLY      = 1,
107
 
    MV_CESA_MAC_THEN_CRYPTO  = 2,
108
 
    MV_CESA_CRYPTO_THEN_MAC  = 3,
109
 
    
110
 
    MV_CESA_MAX_OPERATION
111
 
 
112
 
} MV_CESA_OPERATION;
113
 
 
114
 
#define MV_CESA_OPERATION_OFFSET        0
115
 
#define MV_CESA_OPERATION_MASK          (0x3 << MV_CESA_OPERATION_OFFSET)
116
 
 
117
 
/* mac algorithm */
118
 
typedef enum 
119
 
{   
120
 
    MV_CESA_MAC_NULL        = 0,
121
 
    MV_CESA_MAC_MD5         = 4,
122
 
    MV_CESA_MAC_SHA1        = 5,
123
 
    MV_CESA_MAC_HMAC_MD5    = 6,
124
 
    MV_CESA_MAC_HMAC_SHA1   = 7,
125
 
 
126
 
} MV_CESA_MAC_MODE;
127
 
 
128
 
#define MV_CESA_MAC_MODE_OFFSET         4
129
 
#define MV_CESA_MAC_MODE_MASK           (0x7 << MV_CESA_MAC_MODE_OFFSET)
130
 
 
131
 
typedef enum
132
 
{
133
 
    MV_CESA_MAC_DIGEST_FULL = 0,
134
 
    MV_CESA_MAC_DIGEST_96B  = 1,
135
 
 
136
 
} MV_CESA_MAC_DIGEST_SIZE;
137
 
 
138
 
#define MV_CESA_MAC_DIGEST_SIZE_BIT     7
139
 
#define MV_CESA_MAC_DIGEST_SIZE_MASK    (1 << MV_CESA_MAC_DIGEST_SIZE_BIT)
140
 
 
141
 
 
142
 
typedef enum 
143
 
{
144
 
    MV_CESA_CRYPTO_NULL = 0,
145
 
    MV_CESA_CRYPTO_DES  = 1,
146
 
    MV_CESA_CRYPTO_3DES = 2,
147
 
    MV_CESA_CRYPTO_AES  = 3,
148
 
 
149
 
} MV_CESA_CRYPTO_ALG;
150
 
 
151
 
#define MV_CESA_CRYPTO_ALG_OFFSET       8
152
 
#define MV_CESA_CRYPTO_ALG_MASK         (0x3 << MV_CESA_CRYPTO_ALG_OFFSET)
153
 
 
154
 
 
155
 
/* direction */
156
 
typedef enum 
157
 
{
158
 
    MV_CESA_DIR_ENCODE = 0,
159
 
    MV_CESA_DIR_DECODE = 1,
160
 
 
161
 
} MV_CESA_DIRECTION;
162
 
 
163
 
#define MV_CESA_DIRECTION_BIT           12
164
 
#define MV_CESA_DIRECTION_MASK          (1 << MV_CESA_DIRECTION_BIT)
165
 
 
166
 
/* crypto IV mode */
167
 
typedef enum 
168
 
{
169
 
    MV_CESA_CRYPTO_ECB = 0,
170
 
    MV_CESA_CRYPTO_CBC = 1,
171
 
 
172
 
    /* NO HW Support */
173
 
    MV_CESA_CRYPTO_CTR = 10,
174
 
 
175
 
} MV_CESA_CRYPTO_MODE;
176
 
 
177
 
#define MV_CESA_CRYPTO_MODE_BIT         16
178
 
#define MV_CESA_CRYPTO_MODE_MASK        (1 << MV_CESA_CRYPTO_MODE_BIT)         
179
 
 
180
 
/* 3DES mode */
181
 
typedef enum 
182
 
{
183
 
    MV_CESA_CRYPTO_3DES_EEE = 0,
184
 
    MV_CESA_CRYPTO_3DES_EDE = 1,
185
 
 
186
 
} MV_CESA_CRYPTO_3DES_MODE;
187
 
 
188
 
#define MV_CESA_CRYPTO_3DES_MODE_BIT    20
189
 
#define MV_CESA_CRYPTO_3DES_MODE_MASK   (1 << MV_CESA_CRYPTO_3DES_MODE_BIT)
190
 
 
191
 
 
192
 
/* AES Key Length */
193
 
typedef enum 
194
 
{
195
 
    MV_CESA_CRYPTO_AES_KEY_128 = 0,
196
 
    MV_CESA_CRYPTO_AES_KEY_192 = 1,
197
 
    MV_CESA_CRYPTO_AES_KEY_256 = 2,
198
 
 
199
 
} MV_CESA_CRYPTO_AES_KEY_LEN;
200
 
 
201
 
#define MV_CESA_CRYPTO_AES_KEY_LEN_OFFSET   24
202
 
#define MV_CESA_CRYPTO_AES_KEY_LEN_MASK     (0x3 << MV_CESA_CRYPTO_AES_KEY_LEN_OFFSET)
203
 
 
204
 
/* Fragmentation mode */
205
 
typedef enum 
206
 
{
207
 
    MV_CESA_FRAG_NONE   = 0,
208
 
    MV_CESA_FRAG_FIRST  = 1,
209
 
    MV_CESA_FRAG_LAST   = 2,
210
 
    MV_CESA_FRAG_MIDDLE = 3,
211
 
 
212
 
} MV_CESA_FRAG_MODE;
213
 
 
214
 
#define MV_CESA_FRAG_MODE_OFFSET            30
215
 
#define MV_CESA_FRAG_MODE_MASK              (0x3 << MV_CESA_FRAG_MODE_OFFSET)
216
 
/*---------------------------------------------------------------------------*/
217
 
 
218
 
/********** Security Accelerator Command Register **************/
219
 
#define MV_CESA_CMD_REG                     (MV_CESA_REGS_BASE + 0xE00)
220
 
 
221
 
#define MV_CESA_CMD_CHAN_ENABLE_BIT         0  
222
 
#define MV_CESA_CMD_CHAN_ENABLE_MASK        (1 << MV_CESA_CMD_CHAN_ENABLE_BIT)
223
 
 
224
 
#define MV_CESA_CMD_CHAN_DISABLE_BIT        2  
225
 
#define MV_CESA_CMD_CHAN_DISABLE_MASK       (1 << MV_CESA_CMD_CHAN_DISABLE_BIT)  
226
 
 
227
 
/********** Security Accelerator Descriptor Pointers Register **********/
228
 
#define MV_CESA_CHAN_DESC_OFFSET_REG        (MV_CESA_REGS_BASE + 0xE04)
229
 
 
230
 
/********** Security Accelerator Configuration Register **********/
231
 
#define MV_CESA_CFG_REG                     (MV_CESA_REGS_BASE + 0xE08)
232
 
 
233
 
#define MV_CESA_CFG_STOP_DIGEST_ERR_BIT     0
234
 
#define MV_CESA_CFG_STOP_DIGEST_ERR_MASK    (1 << MV_CESA_CFG_STOP_DIGEST_ERR_BIT)
235
 
 
236
 
#define MV_CESA_CFG_WAIT_DMA_BIT            7
237
 
#define MV_CESA_CFG_WAIT_DMA_MASK           (1 << MV_CESA_CFG_WAIT_DMA_BIT)
238
 
          
239
 
#define MV_CESA_CFG_ACT_DMA_BIT             9
240
 
#define MV_CESA_CFG_ACT_DMA_MASK            (1 << MV_CESA_CFG_ACT_DMA_BIT)
241
 
 
242
 
#define MV_CESA_CFG_CHAIN_MODE_BIT          11
243
 
#define MV_CESA_CFG_CHAIN_MODE_MASK         (1 << MV_CESA_CFG_CHAIN_MODE_BIT)
244
 
 
245
 
/********** Security Accelerator Status Register ***********/
246
 
#define MV_CESA_STATUS_REG                  (MV_CESA_REGS_BASE + 0xE0C)
247
 
 
248
 
#define MV_CESA_STATUS_ACTIVE_BIT           0
249
 
#define MV_CESA_STATUS_ACTIVE_MASK          (1 << MV_CESA_STATUS_ACTIVE_BIT)
250
 
 
251
 
#define MV_CESA_STATUS_DIGEST_ERR_BIT       8
252
 
#define MV_CESA_STATUS_DIGEST_ERR_MASK      (1 << MV_CESA_STATUS_DIGEST_ERR_BIT)
253
 
 
254
 
 
255
 
/* Cryptographic Engines and Security Accelerator Interrupt Cause Register */
256
 
#define MV_CESA_ISR_CAUSE_REG               (MV_CESA_REGS_BASE + 0xE20)
257
 
 
258
 
/* Cryptographic Engines and Security Accelerator Interrupt Mask Register */
259
 
#define MV_CESA_ISR_MASK_REG                (MV_CESA_REGS_BASE + 0xE24)
260
 
 
261
 
#define MV_CESA_CAUSE_AUTH_MASK             (1 << 0)
262
 
#define MV_CESA_CAUSE_DES_MASK              (1 << 1)
263
 
#define MV_CESA_CAUSE_AES_ENCR_MASK         (1 << 2)
264
 
#define MV_CESA_CAUSE_AES_DECR_MASK         (1 << 3)
265
 
#define MV_CESA_CAUSE_DES_ALL_MASK          (1 << 4)
266
 
 
267
 
#define MV_CESA_CAUSE_ACC_BIT               5
268
 
#define MV_CESA_CAUSE_ACC_MASK              (1 << MV_CESA_CAUSE_ACC_BIT)
269
 
 
270
 
#define MV_CESA_CAUSE_ACC_DMA_BIT           7
271
 
#define MV_CESA_CAUSE_ACC_DMA_MASK          (1 << MV_CESA_CAUSE_ACC_DMA_BIT)
272
 
#define MV_CESA_CAUSE_ACC_DMA_ALL_MASK      (3 << MV_CESA_CAUSE_ACC_DMA_BIT)
273
 
 
274
 
#define MV_CESA_CAUSE_DMA_COMPL_BIT         9
275
 
#define MV_CESA_CAUSE_DMA_COMPL_MASK        (1 << MV_CESA_CAUSE_DMA_COMPL_BIT)
276
 
 
277
 
#define MV_CESA_CAUSE_DMA_OWN_ERR_BIT       10
278
 
#define MV_CESA_CAUSE_DMA_OWN_ERR_MASK      (1 < MV_CESA_CAUSE_DMA_OWN_ERR_BIT)
279
 
 
280
 
#define MV_CESA_CAUSE_DMA_CHAIN_PKT_BIT     11
281
 
#define MV_CESA_CAUSE_DMA_CHAIN_PKT_MASK    (1 < MV_CESA_CAUSE_DMA_CHAIN_PKT_BIT)
282
 
 
283
 
 
284
 
#define MV_CESA_AUTH_DATA_IN_REG            (MV_CESA_REGS_BASE + 0xd38)
285
 
#define MV_CESA_AUTH_BIT_COUNT_LOW_REG      (MV_CESA_REGS_BASE + 0xd20)
286
 
#define MV_CESA_AUTH_BIT_COUNT_HIGH_REG     (MV_CESA_REGS_BASE + 0xd24)
287
 
 
288
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_REG(i) (MV_CESA_REGS_BASE + 0xd00 + (i<<2))
289
 
 
290
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_A_REG  (MV_CESA_REGS_BASE + 0xd00)
291
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_B_REG  (MV_CESA_REGS_BASE + 0xd04)
292
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_C_REG  (MV_CESA_REGS_BASE + 0xd08)
293
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_D_REG  (MV_CESA_REGS_BASE + 0xd0c)
294
 
#define MV_CESA_AUTH_INIT_VAL_DIGEST_E_REG  (MV_CESA_REGS_BASE + 0xd10)
295
 
#define MV_CESA_AUTH_COMMAND_REG            (MV_CESA_REGS_BASE + 0xd18)
296
 
 
297
 
#define MV_CESA_AUTH_ALGORITHM_BIT          0
298
 
#define MV_CESA_AUTH_ALGORITHM_MD5          (0<<AUTH_ALGORITHM_BIT)
299
 
#define MV_CESA_AUTH_ALGORITHM_SHA1         (1<<AUTH_ALGORITHM_BIT)
300
 
 
301
 
#define MV_CESA_AUTH_IV_MODE_BIT            1
302
 
#define MV_CESA_AUTH_IV_MODE_INIT           (0<<AUTH_IV_MODE_BIT)
303
 
#define MV_CESA_AUTH_IV_MODE_CONTINUE       (1<<AUTH_IV_MODE_BIT)
304
 
 
305
 
#define MV_CESA_AUTH_DATA_BYTE_SWAP_BIT     2
306
 
#define MV_CESA_AUTH_DATA_BYTE_SWAP_MASK    (1<<AUTH_DATA_BYTE_SWAP_BIT)
307
 
 
308
 
 
309
 
#define MV_CESA_AUTH_IV_BYTE_SWAP_BIT       4
310
 
#define MV_CESA_AUTH_IV_BYTE_SWAP_MASK      (1<<AUTH_IV_BYTE_SWAP_BIT)
311
 
 
312
 
#define MV_CESA_AUTH_TERMINATION_BIT        31
313
 
#define MV_CESA_AUTH_TERMINATION_MASK       (1<<AUTH_TERMINATION_BIT)
314
 
 
315
 
 
316
 
/*************** TDMA Control Register ************************************************/
317
 
#define MV_CESA_TDMA_CTRL_REG               (MV_CESA_TDMA_REGS_BASE + 0x840)
318
 
 
319
 
#define MV_CESA_TDMA_BURST_32B              3   
320
 
#define MV_CESA_TDMA_BURST_128B             4   
321
 
 
322
 
#define MV_CESA_TDMA_DST_BURST_OFFSET       0
323
 
#define MV_CESA_TDMA_DST_BURST_ALL_MASK     (0x7<<MV_CESA_TDMA_DST_BURST_OFFSET)
324
 
#define MV_CESA_TDMA_DST_BURST_MASK(burst)  ((burst)<<MV_CESA_TDMA_DST_BURST_OFFSET)
325
 
 
326
 
#define MV_CESA_TDMA_OUTSTAND_READ_EN_BIT   4
327
 
#define MV_CESA_TDMA_OUTSTAND_READ_EN_MASK  (1<<MV_CESA_TDMA_OUTSTAND_READ_EN_BIT)
328
 
 
329
 
#define MV_CESA_TDMA_SRC_BURST_OFFSET       6
330
 
#define MV_CESA_TDMA_SRC_BURST_ALL_MASK     (0x7<<MV_CESA_TDMA_SRC_BURST_OFFSET)
331
 
#define MV_CESA_TDMA_SRC_BURST_MASK(burst)  ((burst)<<MV_CESA_TDMA_SRC_BURST_OFFSET)
332
 
 
333
 
#define MV_CESA_TDMA_CHAIN_MODE_BIT         9
334
 
#define MV_CESA_TDMA_NON_CHAIN_MODE_MASK    (1<<MV_CESA_TDMA_CHAIN_MODE_BIT)
335
 
 
336
 
#define MV_CESA_TDMA_BYTE_SWAP_BIT          11
337
 
#define MV_CESA_TDMA_BYTE_SWAP_MASK         (0 << MV_CESA_TDMA_BYTE_SWAP_BIT)
338
 
#define MV_CESA_TDMA_NO_BYTE_SWAP_MASK      (1 << MV_CESA_TDMA_BYTE_SWAP_BIT)                   
339
 
 
340
 
#define MV_CESA_TDMA_ENABLE_BIT             12
341
 
#define MV_CESA_TDMA_ENABLE_MASK            (1<<MV_CESA_TDMA_ENABLE_BIT)
342
 
                            
343
 
#define MV_CESA_TDMA_FETCH_NEXT_DESC_BIT    13  
344
 
#define MV_CESA_TDMA_FETCH_NEXT_DESC_MASK   (1<<MV_CESA_TDMA_FETCH_NEXT_DESC_BIT)       
345
 
 
346
 
#define MV_CESA_TDMA_CHAN_ACTIVE_BIT        14    
347
 
#define MV_CESA_TDMA_CHAN_ACTIVE_MASK       (1<<MV_CESA_TDMA_CHAN_ACTIVE_BIT)
348
 
/*------------------------------------------------------------------------------------*/
349
 
 
350
 
#define MV_CESA_TDMA_BYTE_COUNT_REG         (MV_CESA_TDMA_REGS_BASE + 0x800)
351
 
#define MV_CESA_TDMA_SRC_ADDR_REG           (MV_CESA_TDMA_REGS_BASE + 0x810)
352
 
#define MV_CESA_TDMA_DST_ADDR_REG           (MV_CESA_TDMA_REGS_BASE + 0x820)
353
 
#define MV_CESA_TDMA_NEXT_DESC_PTR_REG      (MV_CESA_TDMA_REGS_BASE + 0x830)
354
 
#define MV_CESA_TDMA_CURR_DESC_PTR_REG      (MV_CESA_TDMA_REGS_BASE + 0x870)
355
 
 
356
 
#define MV_CESA_TDMA_ERROR_CAUSE_REG        (MV_CESA_TDMA_REGS_BASE + 0x8C0)
357
 
#define MV_CESA_TDMA_ERROR_MASK_REG         (MV_CESA_TDMA_REGS_BASE + 0x8C4)
358
 
 
359
 
/*************** Address Decode Register ********************************************/
360
 
 
361
 
#define MV_CESA_TDMA_ADDR_DEC_WIN           4
362
 
 
363
 
#define MV_CESA_TDMA_BASE_ADDR_REG(win)     (MV_CESA_TDMA_REGS_BASE + 0xa00 + (win<<3))
364
 
 
365
 
#define MV_CESA_TDMA_WIN_CTRL_REG(win)      (MV_CESA_TDMA_REGS_BASE + 0xa04 + (win<<3))
366
 
 
367
 
#define MV_CESA_TDMA_WIN_ENABLE_BIT         0
368
 
#define MV_CESA_TDMA_WIN_ENABLE_MASK        (1 << MV_CESA_TDMA_WIN_ENABLE_BIT)
369
 
 
370
 
#define MV_CESA_TDMA_WIN_TARGET_OFFSET      4 
371
 
#define MV_CESA_TDMA_WIN_TARGET_MASK        (0xf << MV_CESA_TDMA_WIN_TARGET_OFFSET)
372
 
 
373
 
#define MV_CESA_TDMA_WIN_ATTR_OFFSET        8 
374
 
#define MV_CESA_TDMA_WIN_ATTR_MASK          (0xff << MV_CESA_TDMA_WIN_ATTR_OFFSET)
375
 
 
376
 
#define MV_CESA_TDMA_WIN_SIZE_OFFSET        16
377
 
#define MV_CESA_TDMA_WIN_SIZE_MASK          (0xFFFF << MV_CESA_TDMA_WIN_SIZE_OFFSET)
378
 
 
379
 
#define MV_CESA_TDMA_WIN_BASE_OFFSET        16
380
 
#define MV_CESA_TDMA_WIN_BASE_MASK          (0xFFFF << MV_CESA_TDMA_WIN_BASE_OFFSET)
381
 
 
382
 
#ifdef __cplusplus
383
 
}
384
 
#endif
385
 
 
386
 
 
387
 
#endif /* __mvCesaRegs_h__ */ 
388