← Back to branch summary

~ubuntu-branches/ubuntu/vivid/linux-fsl-imx51/vivid

« back to all changes in this revision

Viewing changes to arch/arm/mach-mx51/crm_regs.h

  • Committer: Bazaar Package Importer
  • Author(s): Andy Whitcroft, Amit Kucheria, Andy Whitcroft, Bryan Wu, Upstream Kernel Changes
  • Date: 2010-01-11 16:26:27 UTC
  • Revision ID: james.westby@ubuntu.com-20100111162627-1q2fl9tcuwcywt1e
Tags: 2.6.31-602.4
[ Amit Kucheria ]

* Update to official 2.6.31 BSP release from Freescale

[ Andy Whitcroft ]

* drop a number of modules no longer built

[ Bryan Wu ]

* [Config] Update configs after applying .31 patchset from Freescale
* [Config] Sync with imx51_defconfig from Freescale BSP

[ Upstream Kernel Changes ]

* Update to official 2.6.31 BSP release from Freescale.

Show diffs side-by-side

added added

removed removed

Lines of Context:
arch/arm/mach-mx51/crm_regs.h
561
561
#define MXC_CCM_CCGR5_CG8_MASK                  (0x3 << 16)
562
562
#define MXC_CCM_CCGR5_CG7_OFFSET                        14
563
563
#define MXC_CCM_CCGR5_CG7_MASK                  (0x3 << 14)
564
 
#define MXC_CCM_CCGR5_CG6_OFFSET                        12
 
564
#define MXC_CCM_CCGR5_CG6_1_OFFSET              12
 
565
#define MXC_CCM_CCGR5_CG6_2_OFFSET              13
565
566
#define MXC_CCM_CCGR5_CG5_OFFSET                        10
566
567
#define MXC_CCM_CCGR5_CG4_OFFSET                        8
567
568
#define MXC_CCM_CCGR5_CG3_OFFSET                        6
587
588
#define MXC_DPTC_LP_BASE        IO_ADDRESS(GPC_BASE_ADDR + 0x80)
588
589
#define MXC_DPTC_GP_BASE        IO_ADDRESS(GPC_BASE_ADDR + 0x100)
589
590
#define MXC_DVFS_CORE_BASE      IO_ADDRESS(GPC_BASE_ADDR + 0x180)
590
 
#define MXC_DPTC_PER_BASE       IO_ADDRESS(GPC_BASE_ADDR + 0x1C0)
 
591
#define MXC_DVFS_PER_BASE       IO_ADDRESS(GPC_BASE_ADDR + 0x1C4)
591
592
#define MXC_PGC_IPU_BASE        IO_ADDRESS(GPC_BASE_ADDR + 0x220)
592
593
#define MXC_PGC_VPU_BASE        IO_ADDRESS(GPC_BASE_ADDR + 0x240)
593
594
#define MXC_PGC_GPU_BASE        IO_ADDRESS(GPC_BASE_ADDR + 0x260)
628
629
#define MXC_DVFSPT2             (MXC_DVFS_CORE_BASE + 0x3C)
629
630
#define MXC_DVFSPT3             (MXC_DVFS_CORE_BASE + 0x40)
630
631
 
 
632
/* DVFS PER */
 
633
#define MXC_DVFSPER_LTR0        (MXC_DVFS_PER_BASE)
 
634
#define MXC_DVFSPER_LTR1        (MXC_DVFS_PER_BASE + 0x04)
 
635
#define MXC_DVFSPER_LTR2        (MXC_DVFS_PER_BASE + 0x08)
 
636
#define MXC_DVFSPER_LTR3        (MXC_DVFS_PER_BASE + 0x0C)
 
637
#define MXC_DVFSPER_LTBR0       (MXC_DVFS_PER_BASE + 0x10)
 
638
#define MXC_DVFSPER_LTBR1       (MXC_DVFS_PER_BASE + 0x14)
 
639
#define MXC_DVFSPER_PMCR0       (MXC_DVFS_PER_BASE + 0x18)
 
640
#define MXC_DVFSPER_PMCR1       (MXC_DVFS_PER_BASE + 0x1C)
 
641
 
631
642
/* GPC */
632
643
#define MXC_GPC_CNTR            (MXC_GPC_BASE + 0x0)
633
644
#define MXC_GPC_PGR             (MXC_GPC_BASE + 0x4)
634
645
#define MXC_GPC_VCR             (MXC_GPC_BASE + 0x8)
635
646
#define MXC_GPC_ALL_PU          (MXC_GPC_BASE + 0xC)
636
647
#define MXC_GPC_NEON            (MXC_GPC_BASE + 0x10)
637
 
#define MXC_GPC_PGR_ARMPG_OFFSET        8
638
 
#define MXC_GPC_PGR_ARMPG_MASK          (3 << 8)
639
648
 
640
649
/* PGC */
641
650
#define MXC_PGC_IPU_PGCR        (MXC_PGC_IPU_BASE + 0x0)