← Back to branch summary

~ubuntu-branches/ubuntu/maverick/uboot-imx/maverick

« back to all changes in this revision

Viewing changes to include/configs/MPC8572DS.h

  • Committer: Bazaar Package Importer
  • Author(s): Oliver Grawert
  • Date: 2010-01-20 15:41:26 UTC
  • mfrom: (1.1.2 upstream)
  • Revision ID: james.westby@ubuntu.com-20100120154126-7bha1jeyjegu7xm5
Tags: 2009.08+really2009.01-0ubuntu1
* revert to the 2009.01 upstream version, 2009.08 has still to 
  many work in progress items in the freescale patchset (MMC and NIC
  dont work at all)
* add the latest patchset from freescale for 2009.01
* add 1002_enable_hush_shell_and_ext2.patch to enable hush shell and ext2 
* add 1003_fix_board_revision_numbers to make sure babbage 2.5 boards have 
  revision 51120 and babbage 3.0 boards have revision 51130 properly set in 
  their cpuinfo

Show diffs side-by-side

added added

removed removed

Lines of Context:
include/configs/MPC8572DS.h
36
36
#define CONFIG_MP               1       /* support multiple processors */
37
37
#define CONFIG_NUM_CPUS         2       /* Number of CPUs in the system */
38
38
 
39
 
#define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
40
39
#define CONFIG_PCI              1       /* Enable PCI/PCIE */
41
40
#define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
42
41
#define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
75
74
 
76
75
#define CONFIG_ENABLE_36BIT_PHYS        1
77
76
 
78
 
#ifdef CONFIG_PHYS_64BIT
79
 
#define CONFIG_ADDR_MAP                 1
80
 
#define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
81
 
#endif
82
 
 
83
77
#define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
84
78
#define CONFIG_SYS_MEMTEST_END          0x7fffffff
85
79
#define CONFIG_PANIC_HANG       /* do not reset board on panic */
90
84
 */
91
85
#define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
92
86
#define CONFIG_SYS_CCSRBAR              0xffe00000      /* relocated CCSRBAR */
93
 
#ifdef CONFIG_PHYS_64BIT
94
 
#define CONFIG_SYS_CCSRBAR_PHYS         0xfffe00000ull  /* physical addr of CCSRBAR */
95
 
#else
96
87
#define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
97
 
#endif
98
88
#define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
99
89
 
100
90
#define CONFIG_SYS_PCIE3_ADDR           (CONFIG_SYS_CCSRBAR+0x8000)
103
93
 
104
94
/* DDR Setup */
105
95
#define CONFIG_SYS_DDR_TLB_START 9
106
 
#define CONFIG_VERY_BIG_RAM
107
96
#define CONFIG_FSL_DDR2
108
97
#undef CONFIG_FSL_DDR_INTERACTIVE
109
98
#define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
180
169
 * Local Bus Definitions
181
170
 */
182
171
#define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
183
 
#ifdef CONFIG_PHYS_64BIT
184
 
#define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
185
 
#else
186
 
#define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
187
 
#endif
188
 
 
189
 
#define CONFIG_SYS_BR0_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000)) | BR_PS_16 | BR_V)
190
 
#define CONFIG_SYS_OR0_PRELIM   0xf8000ff7
191
 
 
192
 
#define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
193
 
#define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
194
 
 
195
 
#define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 
172
 
 
173
#define CONFIG_SYS_BR0_PRELIM           0xe8001001
 
174
#define CONFIG_SYS_OR0_PRELIM           0xf8000ff7
 
175
 
 
176
#define CONFIG_SYS_BR1_PRELIM           0xe0001001
 
177
#define CONFIG_SYS_OR1_PRELIM           0xf8000ff7
 
178
 
 
179
#define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE + 0x8000000, CONFIG_SYS_FLASH_BASE}
196
180
#define CONFIG_SYS_FLASH_QUIET_TEST
197
181
#define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
198
182
 
213
197
 
214
198
#define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
215
199
#define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
216
 
#ifdef CONFIG_PHYS_64BIT
217
 
#define PIXIS_BASE_PHYS 0xfffdf0000ull
218
 
#else
219
 
#define PIXIS_BASE_PHYS PIXIS_BASE
220
 
#endif
221
200
 
222
 
#define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 
201
#define CONFIG_SYS_BR3_PRELIM   (PIXIS_BASE | 0x0801)   /* port size 8bit */
223
202
#define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
224
203
 
225
204
#define PIXIS_ID                0x0     /* Board ID at offset 0 */
237
216
#define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
238
217
#define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
239
218
#define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
240
 
#define PIXIS_VBOOT_LBMAP       0xc0    /* VBOOT - CFG_LBMAP */
241
 
#define PIXIS_VBOOT_LBMAP_NOR0  0x00    /* cfg_lbmap - boot from NOR 0 */
242
 
#define PIXIS_VBOOT_LBMAP_PJET  0x01    /* cfg_lbmap - boot from projet */
243
 
#define PIXIS_VBOOT_LBMAP_NAND  0x02    /* cfg_lbmap - boot from NAND */
244
 
#define PIXIS_VBOOT_LBMAP_NOR1  0x03    /* cfg_lbmap - boot from NOR 1 */
245
219
#define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
246
220
#define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
247
221
#define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
287
261
#define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
288
262
 
289
263
#define CONFIG_SYS_NAND_BASE            0xffa00000
290
 
#ifdef CONFIG_PHYS_64BIT
291
 
#define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
292
 
#else
293
264
#define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
294
 
#endif
295
265
#define CONFIG_SYS_NAND_BASE_LIST     { CONFIG_SYS_NAND_BASE,\
296
266
                                CONFIG_SYS_NAND_BASE + 0x40000, \
297
267
                                CONFIG_SYS_NAND_BASE + 0x80000,\
298
268
                                CONFIG_SYS_NAND_BASE + 0xC0000}
299
269
#define CONFIG_SYS_MAX_NAND_DEVICE    4
 
270
#define NAND_MAX_CHIPS          1
300
271
#define CONFIG_MTD_NAND_VERIFY_WRITE
301
272
#define CONFIG_CMD_NAND         1
302
273
#define CONFIG_NAND_FSL_ELBC    1
303
274
#define CONFIG_SYS_NAND_BLOCK_SIZE    (128 * 1024)
304
275
 
305
276
/* NAND flash config */
306
 
#define CONFIG_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 
277
#define CONFIG_NAND_BR_PRELIM  (CONFIG_SYS_NAND_BASE_PHYS \
307
278
                               | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
308
279
                               | BR_PS_8               /* Port Size = 8 bit */ \
309
280
                               | BR_MS_FCM             /* MSEL = FCM */ \
320
291
#define CONFIG_SYS_BR2_PRELIM  CONFIG_NAND_BR_PRELIM  /* NAND Base Address */
321
292
#define CONFIG_SYS_OR2_PRELIM  CONFIG_NAND_OR_PRELIM  /* NAND Options */
322
293
 
323
 
#define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x40000))\
 
294
#define CONFIG_SYS_BR4_PRELIM  ((CONFIG_SYS_NAND_BASE_PHYS + 0x40000)\
324
295
                               | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
325
296
                               | BR_PS_8               /* Port Size = 8 bit */ \
326
297
                               | BR_MS_FCM             /* MSEL = FCM */ \
327
298
                               | BR_V)                 /* valid */
328
299
#define CONFIG_SYS_OR4_PRELIM  CONFIG_NAND_OR_PRELIM     /* NAND Options */
329
 
#define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x80000))\
 
300
#define CONFIG_SYS_BR5_PRELIM  ((CONFIG_SYS_NAND_BASE_PHYS + 0x80000)\
330
301
                               | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
331
302
                               | BR_PS_8               /* Port Size = 8 bit */ \
332
303
                               | BR_MS_FCM             /* MSEL = FCM */ \
333
304
                               | BR_V)                 /* valid */
334
305
#define CONFIG_SYS_OR5_PRELIM  CONFIG_NAND_OR_PRELIM     /* NAND Options */
335
306
 
336
 
#define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0xc0000))\
 
307
#define CONFIG_SYS_BR6_PRELIM  ((CONFIG_SYS_NAND_BASE_PHYS + 0xC0000)\
337
308
                               | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
338
309
                               | BR_PS_8               /* Port Size = 8 bit */ \
339
310
                               | BR_MS_FCM             /* MSEL = FCM */ \
383
354
#define CONFIG_HARD_I2C         /* I2C with hardware support */
384
355
#undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
385
356
#define CONFIG_I2C_MULTI_BUS
 
357
#define CONFIG_I2C_CMD_TREE
386
358
#define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
387
359
#define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
388
360
#define CONFIG_SYS_I2C_SLAVE            0x7F
407
379
 */
408
380
 
409
381
/* controller 3, direct to uli, tgtid 3, Base address 8000 */
410
 
#define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
411
 
#ifdef CONFIG_PHYS_64BIT
412
 
#define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
413
 
#define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
414
 
#else
415
 
#define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
416
 
#define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
417
 
#endif
 
382
#define CONFIG_SYS_PCIE3_MEM_BASE       0x80000000
 
383
#define CONFIG_SYS_PCIE3_MEM_PHYS       CONFIG_SYS_PCIE3_MEM_BASE
418
384
#define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
419
 
#define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
420
 
#define CONFIG_SYS_PCIE3_IO_BUS 0x00000000
421
 
#ifdef CONFIG_PHYS_64BIT
422
 
#define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
423
 
#else
 
385
#define CONFIG_SYS_PCIE3_IO_BASE        0x00000000
424
386
#define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
425
 
#endif
426
387
#define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
427
388
 
428
389
/* controller 2, Slot 2, tgtid 2, Base address 9000 */
429
 
#define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
430
 
#ifdef CONFIG_PHYS_64BIT
431
 
#define CONFIG_SYS_PCIE2_MEM_BUS        0xe0000000
432
 
#define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
433
 
#else
434
 
#define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
435
 
#define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
436
 
#endif
 
390
#define CONFIG_SYS_PCIE2_MEM_BASE       0xa0000000
 
391
#define CONFIG_SYS_PCIE2_MEM_PHYS       CONFIG_SYS_PCIE2_MEM_BASE
437
392
#define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
438
 
#define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
439
 
#define CONFIG_SYS_PCIE2_IO_BUS 0x00000000
440
 
#ifdef CONFIG_PHYS_64BIT
441
 
#define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
442
 
#else
 
393
#define CONFIG_SYS_PCIE2_IO_BASE        0x00000000
443
394
#define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
444
 
#endif
445
395
#define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
446
396
 
447
397
/* controller 1, Slot 1, tgtid 1, Base address a000 */
448
 
#define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
449
 
#ifdef CONFIG_PHYS_64BIT
450
 
#define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
451
 
#define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
452
 
#else
453
 
#define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
454
 
#define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
455
 
#endif
 
398
#define CONFIG_SYS_PCIE1_MEM_BASE       0xc0000000
 
399
#define CONFIG_SYS_PCIE1_MEM_PHYS       CONFIG_SYS_PCIE1_MEM_BASE
456
400
#define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
457
 
#define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
458
 
#define CONFIG_SYS_PCIE1_IO_BUS 0x00000000
459
 
#ifdef CONFIG_PHYS_64BIT
460
 
#define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
461
 
#else
 
401
#define CONFIG_SYS_PCIE1_IO_BASE        0x00000000
462
402
#define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
463
 
#endif
464
403
#define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
465
404
 
466
405
#if defined(CONFIG_PCI)
467
406
 
468
407
/*PCIE video card used*/
469
 
#define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
 
408
#define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_PHYS
470
409
 
471
410
/* video */
472
411
#define CONFIG_VIDEO
489
428
#undef CONFIG_TULIP
490
429
#undef CONFIG_RTL8139
491
430
 
 
431
#ifdef CONFIG_RTL8139
 
432
/* This macro is used by RTL8139 but not defined in PPC architecture */
 
433
#define KSEG1ADDR(x)            (x)
 
434
#define _IO_BASE        0x00000000
 
435
#endif
 
436
 
492
437
#ifndef CONFIG_PCI_PNP
493
 
        #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
494
 
        #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
 
438
        #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BASE
 
439
        #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BASE
495
440
        #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
496
441
#endif
497
442
 
585
530
 
586
531
#if defined(CONFIG_PCI)
587
532
#define CONFIG_CMD_PCI
 
533
#define CONFIG_CMD_BEDBUG
588
534
#define CONFIG_CMD_NET
589
535
#define CONFIG_CMD_SCSI
590
536
#define CONFIG_CMD_EXT2
611
557
 
612
558
/*
613
559
 * For booting Linux, the board info and command line data
614
 
 * have to be in the first 16 MB of memory, since this is
 
560
 * have to be in the first 8 MB of memory, since this is
615
561
 * the maximum mapped by the Linux kernel during initialization.
616
562
 */
617
 
#define CONFIG_SYS_BOOTMAPSZ    (16 << 20)      /* Initial Memory map for Linux*/
 
563
#define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
618
564
 
619
565
/*
620
566
 * Internal Definitions