← Back to branch summary

~ubuntu-branches/ubuntu/saucy/linux-ti-omap4/saucy-proposed

« back to all changes in this revision

Viewing changes to drivers/gpu/drm/gma500/psb_intel_reg.h

  • Committer: Package Import Robot
  • Author(s): Paolo Pisati, Paolo Pisati, Stefan Bader, Upstream Kernel Changes
  • Date: 2012-08-15 17:17:43 UTC
  • Revision ID: package-import@ubuntu.com-20120815171743-h5wnuf51xe7pvdid
Tags: 3.5.0-207.13
[ Paolo Pisati ]

* Start new release

[ Stefan Bader ]

* (config) Enable getabis to use local package copies

[ Upstream Kernel Changes ]

* fixup: gargabe collect iva_seq[0|1] init
* [Config] enable all SND_OMAP_SOC_*s
* fixup: cm2xxx_3xxx.o is needed for omap2_cm_read|write_reg
* fixup: add some snd_soc_dai* helper functions
* fixup: s/snd_soc_dpcm_params/snd_soc_dpcm/g
* fixup: typo, no_host_mode and useless SDP4430 init
* fixup: enable again aess hwmod

Show diffs side-by-side

added added

removed removed

Lines of Context:
drivers/gpu/drm/gma500/psb_intel_reg.h
91
91
 
92
92
#define BLC_PWM_CTL             0x61254
93
93
#define BLC_PWM_CTL2            0x61250
 
94
#define  PWM_ENABLE             (1 << 31)
 
95
#define  PWM_LEGACY_MODE        (1 << 30)
 
96
#define  PWM_PIPE_B             (1 << 29)
94
97
#define BLC_PWM_CTL_C           0x62254
95
98
#define BLC_PWM_CTL2_C          0x62250
96
99
#define BACKLIGHT_MODULATION_FREQ_SHIFT         (17)
216
219
#define DPLLB_LVDS_P2_CLOCK_DIV_14      (0 << 24)       /* i915 */
217
220
#define DPLLB_LVDS_P2_CLOCK_DIV_7       (1 << 24)       /* i915 */
218
221
#define DPLL_P2_CLOCK_DIV_MASK          0x03000000      /* i915 */
219
 
#define DPLL_FPA01_P1_POST_DIV_MASK     0x00ff0000      /* i915 */
 
222
#define DPLL_FPA0h1_P1_POST_DIV_MASK    0x00ff0000      /* i915 */
220
223
#define DPLL_LOCK                       (1 << 15)       /* CDV */
221
224
 
222
225
/*
343
346
#define FP_M2_DIV_SHIFT                 0
344
347
 
345
348
#define PORT_HOTPLUG_EN         0x61110
 
349
#define HDMIB_HOTPLUG_INT_EN            (1 << 29)
 
350
#define HDMIC_HOTPLUG_INT_EN            (1 << 28)
 
351
#define HDMID_HOTPLUG_INT_EN            (1 << 27)
346
352
#define SDVOB_HOTPLUG_INT_EN            (1 << 26)
347
353
#define SDVOC_HOTPLUG_INT_EN            (1 << 25)
348
354
#define TV_HOTPLUG_INT_EN               (1 << 18)
501
507
#define PIPE_VBLANK_INTERRUPT_ENABLE            (1UL << 17)
502
508
#define PIPE_START_VBLANK_INTERRUPT_ENABLE      (1UL << 18)
503
509
#define PIPE_TE_ENABLE                          (1UL << 22)
 
510
#define PIPE_LEGACY_BLC_EVENT_ENABLE            (1UL << 22)
504
511
#define PIPE_DPST_EVENT_ENABLE                  (1UL << 23)
505
512
#define PIPE_VSYNC_ENABL                        (1UL << 25)
506
513
#define PIPE_HDMI_AUDIO_UNDERRUN                (1UL << 26)
507
514
#define PIPE_HDMI_AUDIO_BUFFER_DONE             (1UL << 27)
 
515
#define PIPE_FIFO_UNDERRUN                      (1UL << 31)
508
516
#define PIPE_HDMI_AUDIO_INT_MASK                (PIPE_HDMI_AUDIO_UNDERRUN | \
509
517
                                                PIPE_HDMI_AUDIO_BUFFER_DONE)
510
518
#define PIPE_EVENT_MASK ((1 << 29)|(1 << 28)|(1 << 27)|(1 << 26)|(1 << 24)|(1 << 23)|(1 << 22)|(1 << 21)|(1 << 20)|(1 << 16))
569
577
#define PIPE_PIXEL_MASK         0x00ffffff
570
578
#define PIPE_PIXEL_SHIFT        0
571
579
 
 
580
#define FW_BLC_SELF             0x20e0 
 
581
#define FW_BLC_SELF_EN          (1<<15)
 
582
 
572
583
#define DSPARB                  0x70030
573
584
#define DSPFW1                  0x70034
 
585
#define DSP_FIFO_SR_WM_MASK             0xFF800000
 
586
#define DSP_FIFO_SR_WM_SHIFT            23
 
587
#define CURSOR_B_FIFO_WM_MASK           0x003F0000
 
588
#define CURSOR_B_FIFO_WM_SHIFT          16
574
589
#define DSPFW2                  0x70038
 
590
#define CURSOR_A_FIFO_WM_MASK           0x3F00
 
591
#define CURSOR_A_FIFO_WM_SHIFT          8
 
592
#define DSP_PLANE_C_FIFO_WM_MASK        0x7F
 
593
#define DSP_PLANE_C_FIFO_WM_SHIFT       0
575
594
#define DSPFW3                  0x7003c
576
595
#define DSPFW4                  0x70050
577
596
#define DSPFW5                  0x70054
 
597
#define DSP_PLANE_B_FIFO_WM1_SHIFT      24
 
598
#define DSP_PLANE_A_FIFO_WM1_SHIFT      16
 
599
#define CURSOR_B_FIFO_WM1_SHIFT         8
 
600
#define CURSOR_FIFO_SR_WM1_SHIFT        0
578
601
#define DSPFW6                  0x70058
579
602
#define DSPCHICKENBIT           0x70400
580
603
#define DSPACNTR                0x70180
1290
1313
#define SB_N_CB_TUNE_MASK                       PSB_MASK(25, 24)
1291
1314
#define SB_N_CB_TUNE_SHIFT                      24
1292
1315
 
 
1316
/* the bit 14:13 is used to select between the different reference clock for Pipe A/B */
 
1317
#define SB_REF_DPLLA            0x8010
 
1318
#define SB_REF_DPLLB            0x8030
 
1319
#define REF_CLK_MASK            (0x3 << 13)
 
1320
#define REF_CLK_CORE            (0 << 13)
 
1321
#define REF_CLK_DPLL            (1 << 13)
 
1322
#define REF_CLK_DPLLA           (2 << 13)
 
1323
/* For the DPLL B, it will use the reference clk from DPLL A when using (2 << 13) */
 
1324
 
1293
1325
#define _SB_REF_A               0x8018
1294
1326
#define _SB_REF_B               0x8038
1295
1327
#define SB_REF_SFR(pipe)        _PIPE(pipe, _SB_REF_A, _SB_REF_B)
1313
1345
 
1314
1346
#define LANE_PLL_MASK           (0x7 << 20)
1315
1347
#define LANE_PLL_ENABLE         (0x3 << 20)
 
1348
#define LANE_PLL_PIPE(p)        (((p) == 0) ? (1 << 21) : (0 << 21))
1316
1349
 
1317
1350
 
1318
1351
#endif