← Back to branch summary

~louis/ubuntu/trusty/clamav/lp799623_fix_logrotate

« back to all changes in this revision

Viewing changes to libclamav/c++/llvm/lib/Target/PowerPC/PPCScheduleG4.td

  • Committer: Bazaar Package Importer
  • Author(s): Scott Kitterman
  • Date: 2010-03-12 11:30:04 UTC
  • mfrom: (0.41.1 upstream)
  • Revision ID: james.westby@ubuntu.com-20100312113004-b0fop4bkycszdd0z
Tags: 0.96~rc1+dfsg-0ubuntu1
https://launchpad.net/bugs/537636
* New upstream RC - FFE (LP: #537636):
  - Add OfficialDatabaseOnly option to clamav-base.postinst.in
  - Add LocalSocketGroup option to clamav-base.postinst.in
  - Add LocalSocketMode option to clamav-base.postinst.in
  - Add CrossFilesystems option to clamav-base.postinst.in
  - Add ClamukoScannerCount option to clamav-base.postinst.in
  - Add BytecodeSecurity opiton to clamav-base.postinst.in
  - Add DetectionStatsHostID option to clamav-freshclam.postinst.in
  - Add Bytecode option to clamav-freshclam.postinst.in
  - Add MilterSocketGroup option to clamav-milter.postinst.in
  - Add MilterSocketMode option to clamav-milter.postinst.in
  - Add ReportHostname option to clamav-milter.postinst.in
  - Bump libclamav SO version to 6.1.0 in libclamav6.install
  - Drop clamdmon from clamav.examples (no longer shipped by upstream)
  - Drop libclamav.a from libclamav-dev.install (not built by upstream)
  - Update SO version for lintian override for libclamav6
  - Add new Bytecode Testing Tool, usr/bin/clambc, to clamav.install
  - Add build-depends on python and python-setuptools for new test suite
  - Update debian/copyright for the embedded copy of llvm (using the system
    llvm is not currently feasible)

Show diffs side-by-side

added added

removed removed

Lines of Context:
libclamav/c++/llvm/lib/Target/PowerPC/PPCScheduleG4.td
 
1
//===- PPCScheduleG4.td - PPC G4 Scheduling Definitions ----*- tablegen -*-===//
 
2
// 
 
3
//                     The LLVM Compiler Infrastructure
 
4
//
 
5
// This file is distributed under the University of Illinois Open Source
 
6
// License. See LICENSE.TXT for details.
 
7
// 
 
8
//===----------------------------------------------------------------------===//
 
9
//
 
10
// This file defines the itinerary class data for the G4 (7400) processor.
 
11
//
 
12
//===----------------------------------------------------------------------===//
 
13
 
 
14
def G4Itineraries : ProcessorItineraries<[
 
15
  InstrItinData<IntGeneral  , [InstrStage<1, [IU1, IU2]>]>,
 
16
  InstrItinData<IntCompare  , [InstrStage<1, [IU1, IU2]>]>,
 
17
  InstrItinData<IntDivW     , [InstrStage<19, [IU1]>]>,
 
18
  InstrItinData<IntMFFS     , [InstrStage<3, [FPU1]>]>,
 
19
  InstrItinData<IntMFVSCR   , [InstrStage<1, [VIU1]>]>,
 
20
  InstrItinData<IntMTFSB0   , [InstrStage<3, [FPU1]>]>,
 
21
  InstrItinData<IntMulHW    , [InstrStage<5, [IU1]>]>,
 
22
  InstrItinData<IntMulHWU   , [InstrStage<6, [IU1]>]>,
 
23
  InstrItinData<IntMulLI    , [InstrStage<3, [IU1]>]>,
 
24
  InstrItinData<IntRotate   , [InstrStage<1, [IU1, IU2]>]>,
 
25
  InstrItinData<IntShift    , [InstrStage<1, [IU1, IU2]>]>,
 
26
  InstrItinData<IntTrapW    , [InstrStage<2, [IU1, IU2]>]>,
 
27
  InstrItinData<BrB         , [InstrStage<1, [BPU]>]>,
 
28
  InstrItinData<BrCR        , [InstrStage<1, [SRU]>]>,
 
29
  InstrItinData<BrMCR       , [InstrStage<1, [SRU]>]>,
 
30
  InstrItinData<BrMCRX      , [InstrStage<1, [SRU]>]>,
 
31
  InstrItinData<LdStDCBF    , [InstrStage<2, [SLU]>]>,
 
32
  InstrItinData<LdStDCBI    , [InstrStage<2, [SLU]>]>,
 
33
  InstrItinData<LdStGeneral , [InstrStage<2, [SLU]>]>,
 
34
  InstrItinData<LdStDSS     , [InstrStage<2, [SLU]>]>,
 
35
  InstrItinData<LdStICBI    , [InstrStage<2, [SLU]>]>,
 
36
  InstrItinData<LdStUX      , [InstrStage<2, [SLU]>]>,
 
37
  InstrItinData<LdStLFD     , [InstrStage<2, [SLU]>]>,
 
38
  InstrItinData<LdStLFDU    , [InstrStage<2, [SLU]>]>,
 
39
  InstrItinData<LdStLHA     , [InstrStage<2, [SLU]>]>,
 
40
  InstrItinData<LdStLMW     , [InstrStage<34, [SLU]>]>,
 
41
  InstrItinData<LdStLVecX   , [InstrStage<2, [SLU]>]>,
 
42
  InstrItinData<LdStLWARX   , [InstrStage<3, [SLU]>]>,
 
43
  InstrItinData<LdStSTVEBX  , [InstrStage<2, [SLU]>]>,
 
44
  InstrItinData<LdStSTWCX   , [InstrStage<5, [SLU]>]>,
 
45
  InstrItinData<LdStSync    , [InstrStage<8, [SLU]>]>,
 
46
  InstrItinData<SprISYNC    , [InstrStage<2, [SRU]>]>,
 
47
  InstrItinData<SprMFSR     , [InstrStage<3, [SRU]>]>,
 
48
  InstrItinData<SprMTMSR    , [InstrStage<1, [SRU]>]>,
 
49
  InstrItinData<SprMTSR     , [InstrStage<2, [SRU]>]>,
 
50
  InstrItinData<SprTLBSYNC  , [InstrStage<8, [SRU]>]>,
 
51
  InstrItinData<SprMFCR     , [InstrStage<1, [SRU]>]>,
 
52
  InstrItinData<SprMFMSR    , [InstrStage<1, [SRU]>]>,
 
53
  InstrItinData<SprMFSPR    , [InstrStage<3, [SRU]>]>,
 
54
  InstrItinData<SprMFTB     , [InstrStage<1, [SRU]>]>,
 
55
  InstrItinData<SprMTSPR    , [InstrStage<2, [SRU]>]>,
 
56
  InstrItinData<SprMTSRIN   , [InstrStage<2, [SRU]>]>,
 
57
  InstrItinData<SprRFI      , [InstrStage<2, [SRU]>]>,
 
58
  InstrItinData<SprSC       , [InstrStage<2, [SRU]>]>,
 
59
  InstrItinData<FPGeneral   , [InstrStage<1, [FPU1]>]>,
 
60
  InstrItinData<FPCompare   , [InstrStage<1, [FPU1]>]>,
 
61
  InstrItinData<FPDivD      , [InstrStage<31, [FPU1]>]>,
 
62
  InstrItinData<FPDivS      , [InstrStage<17, [FPU1]>]>,
 
63
  InstrItinData<FPFused     , [InstrStage<1, [FPU1]>]>,
 
64
  InstrItinData<FPRes       , [InstrStage<10, [FPU1]>]>,
 
65
  InstrItinData<VecGeneral  , [InstrStage<1, [VIU1]>]>,
 
66
  InstrItinData<VecFP       , [InstrStage<4, [VFPU]>]>,
 
67
  InstrItinData<VecFPCompare, [InstrStage<1, [VIU1]>]>,
 
68
  InstrItinData<VecComplex  , [InstrStage<3, [VIU2]>]>,
 
69
  InstrItinData<VecPerm     , [InstrStage<1, [VPU]>]>,
 
70
  InstrItinData<VecFPRound  , [InstrStage<4, [VFPU]>]>,
 
71
  InstrItinData<VecVSL      , [InstrStage<1, [VIU1]>]>,
 
72
  InstrItinData<VecVSR      , [InstrStage<1, [VIU1]>]>
 
73
]>;