← Back to branch summary

~ubuntu-branches/ubuntu/trusty/linux-armadaxp/trusty

« back to all changes in this revision

Viewing changes to arch/blackfin/mach-bf538/include/mach/anomaly.h

  • Committer: Package Import Robot
  • Author(s): Michael Casadevall, Bryan Wu, Dann Frazier, Michael Casadeall
  • Date: 2012-03-10 15:00:54 UTC
  • mfrom: (1.1.1)
  • Revision ID: package-import@ubuntu.com-20120310150054-flugb39zon8vvgwe
Tags: 3.2.0-1600.1
[ Bryan Wu ]
* UBUNTU: import debian/debian.env and debian.armadaxp

[ Dann Frazier ]
* ARM: Armada XP: remove trailing '/' in dirnames in mvRules.mk

[ Michael Casadeall ]
* tools: add some tools for Marvell Armada XP processor
* kernel: timer tick hacking from Marvell
* kernel: Sheeva Errata: add delay on Sheeva when powering down
* net: add Marvell NFP netfilter
* net: socket and skb modifications made by Marvell
* miscdevice: add minor IDs for some Marvell Armada drivers
* fs: introduce memory pool for splice()
* video: EDID detection updates from Marvell Armada XP patchset
* video: backlight: add Marvell Dove LCD backlight driver
* video: display: add THS8200 display driver
* video: framebuffer: add Marvell Dove and Armada XP processor onchip LCD controller driver
* usbtest: add Interrupt transfer testing by Marvell Armada XP code
* usb: ehci: add support for Marvell EHCI controler
* tty/serial: 8250: add support for Marvell Armada XP processor and DeviceTree work
* rtc: add support for Marvell Armada XP onchip RTC controller
* net: pppoe: add Marvell ethernet NFP hook in PPPoE networking driver
* mtd: nand: add support for Marvell Armada XP Nand Flash Controller
* mtd: maps: add Marvell Armada XP specific map driver
* mmc: add support for Marvell Armada XP MMC/SD host controller
* i2c: add support for Marvell Armada XP onchip i2c bus controller
* hwmon: add Kconfig option for Armada XP onchip thermal sensor driver
* dmaengine: add Net DMA support for splice and update Marvell XOR DMA engine driver
* ata: add support for Marvell Armada XP SATA controller and update some quirks
* ARM: add Marvell Armada XP machine to mach-types
* ARM: oprofile: add support for Marvell PJ4B core
* ARM: mm: more ARMv6 switches for Marvell Armada XP
* ARM: remove static declaration to allow compilation
* ARM: alignment access fault trick
* ARM: mm: skip some fault fixing when run on NONE SMP ARMv6 mode during early abort event
* ARM: mm: add Marvell Sheeva CPU Architecture for PJ4B
* ARM: introduce optimized copy operation for Marvell Armada XP
* ARM: SAUCE: hardware breakpoint trick for Marvell Armada XP
* ARM: big endian and little endian tricks for Marvell Armada XP
* ARM: SAUCE: Add Marvell Armada XP build rules to arch/arm/kernel/Makefile
* ARM: vfp: add special handling for Marvell Armada XP
* ARM: add support for Marvell U-Boot
* ARM: add mv_controller_num for ARM PCI drivers
* ARM: add support for local PMUs, general SMP tweaks and cache flushing
* ARM: add Marvell device identifies in glue-proc.h
* ARM: add IPC driver support for Marvell platforms
* ARM: add DMA mapping for Marvell platforms
* ARM: add Sheeva errata and PJ4B code for booting
* ARM: update Kconfig and Makefile to include Marvell Armada XP platforms
* ARM: Armada XP: import LSP from Marvell for Armada XP 3.2 kernel enablement

Show diffs side-by-side

added added

removed removed

Lines of Context:
arch/blackfin/mach-bf538/include/mach/anomaly.h
11
11
 */
12
12
 
13
13
/* This file should be up to date with:
14
 
 *  - Revision I, 05/25/2010; ADSP-BF538/BF538F Blackfin Processor Anomaly List
15
 
 *  - Revision N, 05/25/2010; ADSP-BF539/BF539F Blackfin Processor Anomaly List
 
14
 *  - Revision J, 05/23/2011; ADSP-BF538/BF538F Blackfin Processor Anomaly List
 
15
 *  - Revision O, 05/23/2011; ADSP-BF539/BF539F Blackfin Processor Anomaly List
16
16
 */
17
17
 
18
18
#ifndef _MACH_ANOMALY_H_
56
56
#define ANOMALY_05000229 (1)
57
57
/* PPI_FS3 Is Not Driven in 2 or 3 Internal Frame Sync Transmit Modes */
58
58
#define ANOMALY_05000233 (1)
59
 
/* If I-Cache Is On, CSYNC/SSYNC/IDLE Around Change of Control Causes Failures */
60
 
#define ANOMALY_05000244 (__SILICON_REVISION__ < 3)
61
59
/* False Hardware Error from an Access in the Shadow of a Conditional Branch */
62
60
#define ANOMALY_05000245 (1)
63
61
/* Maximum External Clock Speed for Timers */
64
62
#define ANOMALY_05000253 (1)
65
 
/* DCPLB_FAULT_ADDR MMR Register May Be Corrupted */
66
 
#define ANOMALY_05000261 (__SILICON_REVISION__ < 3)
67
63
/* High I/O Activity Causes Output Voltage of Internal Voltage Regulator (Vddint) to Decrease */
68
64
#define ANOMALY_05000270 (__SILICON_REVISION__ < 4)
69
65
/* Certain Data Cache Writethrough Modes Fail for Vddint <= 0.9V */
70
 
#define ANOMALY_05000272 (1)
 
66
#define ANOMALY_05000272 (ANOMALY_BF538)
71
67
/* Writes to Synchronous SDRAM Memory May Be Lost */
72
68
#define ANOMALY_05000273 (__SILICON_REVISION__ < 4)
73
69
/* Writes to an I/O Data Register One SCLK Cycle after an Edge Is Detected May Clear Interrupt */
74
70
#define ANOMALY_05000277 (__SILICON_REVISION__ < 4)
75
71
/* Disabling Peripherals with DMA Running May Cause DMA System Instability */
76
72
#define ANOMALY_05000278 (__SILICON_REVISION__ < 4)
77
 
/* False Hardware Error Exception when ISR Context Is Not Restored */
 
73
/* False Hardware Error when ISR Context Is Not Restored */
78
74
#define ANOMALY_05000281 (__SILICON_REVISION__ < 4)
79
75
/* Memory DMA Corruption with 32-Bit Data and Traffic Control */
80
76
#define ANOMALY_05000282 (__SILICON_REVISION__ < 4)
102
98
#define ANOMALY_05000313 (__SILICON_REVISION__ < 4)
103
99
/* Killed System MMR Write Completes Erroneously on Next System MMR Access */
104
100
#define ANOMALY_05000315 (__SILICON_REVISION__ < 4)
 
101
/* PFx Glitch on Write to PORTFIO or PORTFIO_TOGGLE */
 
102
#define ANOMALY_05000317 (__SILICON_REVISION__ < 4)     /* XXX: Same as 05000318 */
105
103
/* PFx Glitch on Write to FIO_FLAG_D or FIO_FLAG_T */
106
 
#define ANOMALY_05000318 (ANOMALY_BF539 && __SILICON_REVISION__ < 4)
 
104
#define ANOMALY_05000318 (__SILICON_REVISION__ < 4)     /* XXX: Same as 05000317 */
107
105
/* Regulator Programming Blocked when Hibernate Wakeup Source Remains Active */
108
106
#define ANOMALY_05000355 (__SILICON_REVISION__ < 5)
109
107
/* Serial Port (SPORT) Multichannel Transmit Failure when Channel 0 Is Disabled */
134
132
#define ANOMALY_05000461 (1)
135
133
/* Synchronization Problem at Startup May Cause SPORT Transmit Channels to Misalign */
136
134
#define ANOMALY_05000462 (1)
137
 
/* Interrupted 32-Bit SPORT Data Register Access Results In Underflow */
 
135
/* Interrupted SPORT Receive Data Register Read Results In Underflow when SLEN > 15 */
138
136
#define ANOMALY_05000473 (1)
139
 
/* Possible Lockup Condition whem Modifying PLL from External Memory */
 
137
/* Possible Lockup Condition when Modifying PLL from External Memory */
140
138
#define ANOMALY_05000475 (1)
141
139
/* TESTSET Instruction Cannot Be Interrupted */
142
140
#define ANOMALY_05000477 (1)
143
141
/* Reads of ITEST_COMMAND and ITEST_DATA Registers Cause Cache Corruption */
144
142
#define ANOMALY_05000481 (1)
145
 
/* IFLUSH sucks at life */
 
143
/* PLL May Latch Incorrect Values Coming Out of Reset */
 
144
#define ANOMALY_05000489 (1)
 
145
/* Instruction Memory Stalls Can Cause IFLUSH to Fail */
146
146
#define ANOMALY_05000491 (1)
 
147
/* EXCPT Instruction May Be Lost If NMI Happens Simultaneously */
 
148
#define ANOMALY_05000494 (1)
 
149
/* RXS Bit in SPI_STAT May Become Stuck In RX DMA Modes */
 
150
#define ANOMALY_05000501 (1)
 
151
 
 
152
/*
 
153
 * These anomalies have been "phased" out of analog.com anomaly sheets and are
 
154
 * here to show running on older silicon just isn't feasible.
 
155
 */
 
156
 
 
157
/* If I-Cache Is On, CSYNC/SSYNC/IDLE Around Change of Control Causes Failures */
 
158
#define ANOMALY_05000244 (__SILICON_REVISION__ < 3)
 
159
/* DCPLB_FAULT_ADDR MMR Register May Be Corrupted */
 
160
#define ANOMALY_05000261 (__SILICON_REVISION__ < 3)
147
161
 
148
162
/* Anomalies that don't exist on this proc */
149
163
#define ANOMALY_05000099 (0)