← Back to branch summary

~ubuntu-branches/ubuntu/trusty/linux-armadaxp/trusty

« back to all changes in this revision

Viewing changes to arch/um/sys-i386/shared/sysdep/system.h

  • Committer: Package Import Robot
  • Author(s): Michael Casadevall, Bryan Wu, Dann Frazier, Michael Casadeall
  • Date: 2012-03-10 15:00:54 UTC
  • mfrom: (1.1.1)
  • Revision ID: package-import@ubuntu.com-20120310150054-flugb39zon8vvgwe
Tags: 3.2.0-1600.1
[ Bryan Wu ]
* UBUNTU: import debian/debian.env and debian.armadaxp

[ Dann Frazier ]
* ARM: Armada XP: remove trailing '/' in dirnames in mvRules.mk

[ Michael Casadeall ]
* tools: add some tools for Marvell Armada XP processor
* kernel: timer tick hacking from Marvell
* kernel: Sheeva Errata: add delay on Sheeva when powering down
* net: add Marvell NFP netfilter
* net: socket and skb modifications made by Marvell
* miscdevice: add minor IDs for some Marvell Armada drivers
* fs: introduce memory pool for splice()
* video: EDID detection updates from Marvell Armada XP patchset
* video: backlight: add Marvell Dove LCD backlight driver
* video: display: add THS8200 display driver
* video: framebuffer: add Marvell Dove and Armada XP processor onchip LCD controller driver
* usbtest: add Interrupt transfer testing by Marvell Armada XP code
* usb: ehci: add support for Marvell EHCI controler
* tty/serial: 8250: add support for Marvell Armada XP processor and DeviceTree work
* rtc: add support for Marvell Armada XP onchip RTC controller
* net: pppoe: add Marvell ethernet NFP hook in PPPoE networking driver
* mtd: nand: add support for Marvell Armada XP Nand Flash Controller
* mtd: maps: add Marvell Armada XP specific map driver
* mmc: add support for Marvell Armada XP MMC/SD host controller
* i2c: add support for Marvell Armada XP onchip i2c bus controller
* hwmon: add Kconfig option for Armada XP onchip thermal sensor driver
* dmaengine: add Net DMA support for splice and update Marvell XOR DMA engine driver
* ata: add support for Marvell Armada XP SATA controller and update some quirks
* ARM: add Marvell Armada XP machine to mach-types
* ARM: oprofile: add support for Marvell PJ4B core
* ARM: mm: more ARMv6 switches for Marvell Armada XP
* ARM: remove static declaration to allow compilation
* ARM: alignment access fault trick
* ARM: mm: skip some fault fixing when run on NONE SMP ARMv6 mode during early abort event
* ARM: mm: add Marvell Sheeva CPU Architecture for PJ4B
* ARM: introduce optimized copy operation for Marvell Armada XP
* ARM: SAUCE: hardware breakpoint trick for Marvell Armada XP
* ARM: big endian and little endian tricks for Marvell Armada XP
* ARM: SAUCE: Add Marvell Armada XP build rules to arch/arm/kernel/Makefile
* ARM: vfp: add special handling for Marvell Armada XP
* ARM: add support for Marvell U-Boot
* ARM: add mv_controller_num for ARM PCI drivers
* ARM: add support for local PMUs, general SMP tweaks and cache flushing
* ARM: add Marvell device identifies in glue-proc.h
* ARM: add IPC driver support for Marvell platforms
* ARM: add DMA mapping for Marvell platforms
* ARM: add Sheeva errata and PJ4B code for booting
* ARM: update Kconfig and Makefile to include Marvell Armada XP platforms
* ARM: Armada XP: import LSP from Marvell for Armada XP 3.2 kernel enablement

Show diffs side-by-side

added added

removed removed

Lines of Context:
arch/um/sys-i386/shared/sysdep/system.h
1
 
#ifndef _ASM_X86_SYSTEM_H_
2
 
#define _ASM_X86_SYSTEM_H_
3
 
 
4
 
#include <asm/asm.h>
5
 
#include <asm/segment.h>
6
 
#include <asm/cpufeature.h>
7
 
#include <asm/cmpxchg.h>
8
 
#include <asm/nops.h>
9
 
 
10
 
#include <linux/kernel.h>
11
 
#include <linux/irqflags.h>
12
 
 
13
 
/* entries in ARCH_DLINFO: */
14
 
#ifdef CONFIG_IA32_EMULATION
15
 
# define AT_VECTOR_SIZE_ARCH 2
16
 
#else
17
 
# define AT_VECTOR_SIZE_ARCH 1
18
 
#endif
19
 
 
20
 
extern unsigned long arch_align_stack(unsigned long sp);
21
 
 
22
 
void default_idle(void);
23
 
 
24
 
/*
25
 
 * Force strict CPU ordering.
26
 
 * And yes, this is required on UP too when we're talking
27
 
 * to devices.
28
 
 */
29
 
#ifdef CONFIG_X86_32
30
 
/*
31
 
 * Some non-Intel clones support out of order store. wmb() ceases to be a
32
 
 * nop for these.
33
 
 */
34
 
#define mb() alternative("lock; addl $0,0(%%esp)", "mfence", X86_FEATURE_XMM2)
35
 
#define rmb() alternative("lock; addl $0,0(%%esp)", "lfence", X86_FEATURE_XMM2)
36
 
#define wmb() alternative("lock; addl $0,0(%%esp)", "sfence", X86_FEATURE_XMM)
37
 
#else
38
 
#define mb()    asm volatile("mfence":::"memory")
39
 
#define rmb()   asm volatile("lfence":::"memory")
40
 
#define wmb()   asm volatile("sfence" ::: "memory")
41
 
#endif
42
 
 
43
 
/**
44
 
 * read_barrier_depends - Flush all pending reads that subsequents reads
45
 
 * depend on.
46
 
 *
47
 
 * No data-dependent reads from memory-like regions are ever reordered
48
 
 * over this barrier.  All reads preceding this primitive are guaranteed
49
 
 * to access memory (but not necessarily other CPUs' caches) before any
50
 
 * reads following this primitive that depend on the data return by
51
 
 * any of the preceding reads.  This primitive is much lighter weight than
52
 
 * rmb() on most CPUs, and is never heavier weight than is
53
 
 * rmb().
54
 
 *
55
 
 * These ordering constraints are respected by both the local CPU
56
 
 * and the compiler.
57
 
 *
58
 
 * Ordering is not guaranteed by anything other than these primitives,
59
 
 * not even by data dependencies.  See the documentation for
60
 
 * memory_barrier() for examples and URLs to more information.
61
 
 *
62
 
 * For example, the following code would force ordering (the initial
63
 
 * value of "a" is zero, "b" is one, and "p" is "&a"):
64
 
 *
65
 
 * <programlisting>
66
 
 *      CPU 0                           CPU 1
67
 
 *
68
 
 *      b = 2;
69
 
 *      memory_barrier();
70
 
 *      p = &b;                         q = p;
71
 
 *                                      read_barrier_depends();
72
 
 *                                      d = *q;
73
 
 * </programlisting>
74
 
 *
75
 
 * because the read of "*q" depends on the read of "p" and these
76
 
 * two reads are separated by a read_barrier_depends().  However,
77
 
 * the following code, with the same initial values for "a" and "b":
78
 
 *
79
 
 * <programlisting>
80
 
 *      CPU 0                           CPU 1
81
 
 *
82
 
 *      a = 2;
83
 
 *      memory_barrier();
84
 
 *      b = 3;                          y = b;
85
 
 *                                      read_barrier_depends();
86
 
 *                                      x = a;
87
 
 * </programlisting>
88
 
 *
89
 
 * does not enforce ordering, since there is no data dependency between
90
 
 * the read of "a" and the read of "b".  Therefore, on some CPUs, such
91
 
 * as Alpha, "y" could be set to 3 and "x" to 0.  Use rmb()
92
 
 * in cases like this where there are no data dependencies.
93
 
 **/
94
 
 
95
 
#define read_barrier_depends()  do { } while (0)
96
 
 
97
 
#ifdef CONFIG_SMP
98
 
#define smp_mb()        mb()
99
 
#ifdef CONFIG_X86_PPRO_FENCE
100
 
# define smp_rmb()      rmb()
101
 
#else
102
 
# define smp_rmb()      barrier()
103
 
#endif
104
 
#ifdef CONFIG_X86_OOSTORE
105
 
# define smp_wmb()      wmb()
106
 
#else
107
 
# define smp_wmb()      barrier()
108
 
#endif
109
 
#define smp_read_barrier_depends()      read_barrier_depends()
110
 
#define set_mb(var, value) do { (void)xchg(&var, value); } while (0)
111
 
#else
112
 
#define smp_mb()        barrier()
113
 
#define smp_rmb()       barrier()
114
 
#define smp_wmb()       barrier()
115
 
#define smp_read_barrier_depends()      do { } while (0)
116
 
#define set_mb(var, value) do { var = value; barrier(); } while (0)
117
 
#endif
118
 
 
119
 
/*
120
 
 * Stop RDTSC speculation. This is needed when you need to use RDTSC
121
 
 * (or get_cycles or vread that possibly accesses the TSC) in a defined
122
 
 * code region.
123
 
 *
124
 
 * (Could use an alternative three way for this if there was one.)
125
 
 */
126
 
static inline void rdtsc_barrier(void)
127
 
{
128
 
        alternative(ASM_NOP3, "mfence", X86_FEATURE_MFENCE_RDTSC);
129
 
        alternative(ASM_NOP3, "lfence", X86_FEATURE_LFENCE_RDTSC);
130
 
}
131
 
 
132
 
#endif