← Back to branch summary

~ubuntu-branches/ubuntu/trusty/linux-armadaxp/trusty

« back to all changes in this revision

Viewing changes to drivers/net/bnx2_fw.h

  • Committer: Package Import Robot
  • Author(s): Michael Casadevall, Bryan Wu, Dann Frazier, Michael Casadeall
  • Date: 2012-03-10 15:00:54 UTC
  • mfrom: (1.1.1)
  • Revision ID: package-import@ubuntu.com-20120310150054-flugb39zon8vvgwe
Tags: 3.2.0-1600.1
[ Bryan Wu ]
* UBUNTU: import debian/debian.env and debian.armadaxp

[ Dann Frazier ]
* ARM: Armada XP: remove trailing '/' in dirnames in mvRules.mk

[ Michael Casadeall ]
* tools: add some tools for Marvell Armada XP processor
* kernel: timer tick hacking from Marvell
* kernel: Sheeva Errata: add delay on Sheeva when powering down
* net: add Marvell NFP netfilter
* net: socket and skb modifications made by Marvell
* miscdevice: add minor IDs for some Marvell Armada drivers
* fs: introduce memory pool for splice()
* video: EDID detection updates from Marvell Armada XP patchset
* video: backlight: add Marvell Dove LCD backlight driver
* video: display: add THS8200 display driver
* video: framebuffer: add Marvell Dove and Armada XP processor onchip LCD controller driver
* usbtest: add Interrupt transfer testing by Marvell Armada XP code
* usb: ehci: add support for Marvell EHCI controler
* tty/serial: 8250: add support for Marvell Armada XP processor and DeviceTree work
* rtc: add support for Marvell Armada XP onchip RTC controller
* net: pppoe: add Marvell ethernet NFP hook in PPPoE networking driver
* mtd: nand: add support for Marvell Armada XP Nand Flash Controller
* mtd: maps: add Marvell Armada XP specific map driver
* mmc: add support for Marvell Armada XP MMC/SD host controller
* i2c: add support for Marvell Armada XP onchip i2c bus controller
* hwmon: add Kconfig option for Armada XP onchip thermal sensor driver
* dmaengine: add Net DMA support for splice and update Marvell XOR DMA engine driver
* ata: add support for Marvell Armada XP SATA controller and update some quirks
* ARM: add Marvell Armada XP machine to mach-types
* ARM: oprofile: add support for Marvell PJ4B core
* ARM: mm: more ARMv6 switches for Marvell Armada XP
* ARM: remove static declaration to allow compilation
* ARM: alignment access fault trick
* ARM: mm: skip some fault fixing when run on NONE SMP ARMv6 mode during early abort event
* ARM: mm: add Marvell Sheeva CPU Architecture for PJ4B
* ARM: introduce optimized copy operation for Marvell Armada XP
* ARM: SAUCE: hardware breakpoint trick for Marvell Armada XP
* ARM: big endian and little endian tricks for Marvell Armada XP
* ARM: SAUCE: Add Marvell Armada XP build rules to arch/arm/kernel/Makefile
* ARM: vfp: add special handling for Marvell Armada XP
* ARM: add support for Marvell U-Boot
* ARM: add mv_controller_num for ARM PCI drivers
* ARM: add support for local PMUs, general SMP tweaks and cache flushing
* ARM: add Marvell device identifies in glue-proc.h
* ARM: add IPC driver support for Marvell platforms
* ARM: add DMA mapping for Marvell platforms
* ARM: add Sheeva errata and PJ4B code for booting
* ARM: update Kconfig and Makefile to include Marvell Armada XP platforms
* ARM: Armada XP: import LSP from Marvell for Armada XP 3.2 kernel enablement

Show diffs side-by-side

added added

removed removed

Lines of Context:
drivers/net/bnx2_fw.h
1
 
/* bnx2_fw.h: Broadcom NX2 network driver.
2
 
 *
3
 
 * Copyright (c) 2004, 2005, 2006, 2007 Broadcom Corporation
4
 
 *
5
 
 * This program is free software; you can redistribute it and/or modify
6
 
 * it under the terms of the GNU General Public License as published by
7
 
 * the Free Software Foundation.
8
 
 */
9
 
 
10
 
/* Initialized Values for the Completion Processor. */
11
 
static const struct cpu_reg cpu_reg_com = {
12
 
        .mode = BNX2_COM_CPU_MODE,
13
 
        .mode_value_halt = BNX2_COM_CPU_MODE_SOFT_HALT,
14
 
        .mode_value_sstep = BNX2_COM_CPU_MODE_STEP_ENA,
15
 
        .state = BNX2_COM_CPU_STATE,
16
 
        .state_value_clear = 0xffffff,
17
 
        .gpr0 = BNX2_COM_CPU_REG_FILE,
18
 
        .evmask = BNX2_COM_CPU_EVENT_MASK,
19
 
        .pc = BNX2_COM_CPU_PROGRAM_COUNTER,
20
 
        .inst = BNX2_COM_CPU_INSTRUCTION,
21
 
        .bp = BNX2_COM_CPU_HW_BREAKPOINT,
22
 
        .spad_base = BNX2_COM_SCRATCH,
23
 
        .mips_view_base = 0x8000000,
24
 
};
25
 
 
26
 
/* Initialized Values the Command Processor. */
27
 
static const struct cpu_reg cpu_reg_cp = {
28
 
        .mode = BNX2_CP_CPU_MODE,
29
 
        .mode_value_halt = BNX2_CP_CPU_MODE_SOFT_HALT,
30
 
        .mode_value_sstep = BNX2_CP_CPU_MODE_STEP_ENA,
31
 
        .state = BNX2_CP_CPU_STATE,
32
 
        .state_value_clear = 0xffffff,
33
 
        .gpr0 = BNX2_CP_CPU_REG_FILE,
34
 
        .evmask = BNX2_CP_CPU_EVENT_MASK,
35
 
        .pc = BNX2_CP_CPU_PROGRAM_COUNTER,
36
 
        .inst = BNX2_CP_CPU_INSTRUCTION,
37
 
        .bp = BNX2_CP_CPU_HW_BREAKPOINT,
38
 
        .spad_base = BNX2_CP_SCRATCH,
39
 
        .mips_view_base = 0x8000000,
40
 
};
41
 
 
42
 
/* Initialized Values for the RX Processor. */
43
 
static const struct cpu_reg cpu_reg_rxp = {
44
 
        .mode = BNX2_RXP_CPU_MODE,
45
 
        .mode_value_halt = BNX2_RXP_CPU_MODE_SOFT_HALT,
46
 
        .mode_value_sstep = BNX2_RXP_CPU_MODE_STEP_ENA,
47
 
        .state = BNX2_RXP_CPU_STATE,
48
 
        .state_value_clear = 0xffffff,
49
 
        .gpr0 = BNX2_RXP_CPU_REG_FILE,
50
 
        .evmask = BNX2_RXP_CPU_EVENT_MASK,
51
 
        .pc = BNX2_RXP_CPU_PROGRAM_COUNTER,
52
 
        .inst = BNX2_RXP_CPU_INSTRUCTION,
53
 
        .bp = BNX2_RXP_CPU_HW_BREAKPOINT,
54
 
        .spad_base = BNX2_RXP_SCRATCH,
55
 
        .mips_view_base = 0x8000000,
56
 
};
57
 
 
58
 
/* Initialized Values for the TX Patch-up Processor. */
59
 
static const struct cpu_reg cpu_reg_tpat = {
60
 
        .mode = BNX2_TPAT_CPU_MODE,
61
 
        .mode_value_halt = BNX2_TPAT_CPU_MODE_SOFT_HALT,
62
 
        .mode_value_sstep = BNX2_TPAT_CPU_MODE_STEP_ENA,
63
 
        .state = BNX2_TPAT_CPU_STATE,
64
 
        .state_value_clear = 0xffffff,
65
 
        .gpr0 = BNX2_TPAT_CPU_REG_FILE,
66
 
        .evmask = BNX2_TPAT_CPU_EVENT_MASK,
67
 
        .pc = BNX2_TPAT_CPU_PROGRAM_COUNTER,
68
 
        .inst = BNX2_TPAT_CPU_INSTRUCTION,
69
 
        .bp = BNX2_TPAT_CPU_HW_BREAKPOINT,
70
 
        .spad_base = BNX2_TPAT_SCRATCH,
71
 
        .mips_view_base = 0x8000000,
72
 
};
73
 
 
74
 
/* Initialized Values for the TX Processor. */
75
 
static const struct cpu_reg cpu_reg_txp = {
76
 
        .mode = BNX2_TXP_CPU_MODE,
77
 
        .mode_value_halt = BNX2_TXP_CPU_MODE_SOFT_HALT,
78
 
        .mode_value_sstep = BNX2_TXP_CPU_MODE_STEP_ENA,
79
 
        .state = BNX2_TXP_CPU_STATE,
80
 
        .state_value_clear = 0xffffff,
81
 
        .gpr0 = BNX2_TXP_CPU_REG_FILE,
82
 
        .evmask = BNX2_TXP_CPU_EVENT_MASK,
83
 
        .pc = BNX2_TXP_CPU_PROGRAM_COUNTER,
84
 
        .inst = BNX2_TXP_CPU_INSTRUCTION,
85
 
        .bp = BNX2_TXP_CPU_HW_BREAKPOINT,
86
 
        .spad_base = BNX2_TXP_SCRATCH,
87
 
        .mips_view_base = 0x8000000,
88
 
};