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Viewing changes to arch/arm/mach-exynos4/include/mach/regs-clock.h

  • Committer: Bazaar Package Importer
  • Author(s): Ben Hutchings, Ben Hutchings, Aurelien Jarno
  • Date: 2011-06-07 12:14:05 UTC
  • mfrom: (43.1.9 sid)
  • Revision ID: james.westby@ubuntu.com-20110607121405-i3h1rd7nrnd2b73h
Tags: 2.6.39-2
http://bugs.debian.org/627492
http://bugs.debian.org/596626
http://bugs.debian.org/628932
http://bugs.debian.org/628191
http://bugs.debian.org/627837
http://bugs.debian.org/622997
http://bugs.debian.org/622745
http://bugs.debian.org/619827
http://bugs.debian.org/629401
[ Ben Hutchings ]
* [x86] Enable BACKLIGHT_APPLE, replacing BACKLIGHT_MBP_NVIDIA
  (Closes: #627492)
* cgroups: Disable memory resource controller by default. Allow it
  to be enabled using kernel parameter 'cgroup_enable=memory'.
* rt2800usb: Enable support for more USB devices including
  Linksys WUSB600N (Closes: #596626) (this change was accidentally
  omitted from 2.6.39-1)
* [x86] Remove Celeron from list of processors supporting PAE. Most
  'Celeron M' models do not.
* Update debconf template translations:
  - Swedish (Martin Bagge) (Closes: #628932)
  - French (David Prévot) (Closes: #628191)
* aufs: Update for 2.6.39 (Closes: #627837)
* Add stable 2.6.39.1, including:
  - ext4: dont set PageUptodate in ext4_end_bio()
  - pata_cmd64x: fix boot crash on parisc (Closes: #622997, #622745)
  - ext3: Fix fs corruption when make_indexed_dir() fails
  - netfilter: nf_ct_sip: validate Content-Length in TCP SIP messages
  - sctp: fix race between sctp_bind_addr_free() and
    sctp_bind_addr_conflict()
  - sctp: fix memory leak of the ASCONF queue when free asoc
  - md/bitmap: fix saving of events_cleared and other state
  - cdc_acm: Fix oops when Droids MuIn LCD is connected
  - cx88: Fix conversion from BKL to fine-grained locks (Closes: #619827)
  - keys: Set cred->user_ns in key_replace_session_keyring (CVE-2011-2184)
  - tmpfs: fix race between truncate and writepage
  - nfs41: Correct offset for LAYOUTCOMMIT
  - xen/mmu: fix a race window causing leave_mm BUG()
  - ext4: fix possible use-after-free in ext4_remove_li_request()
  For the complete list of changes, see:
   http://www.kernel.org/pub/linux/kernel/v2.6/ChangeLog-2.6.39.1
* Bump ABI to 2
* netfilter: Enable IP_SET, IP_SET_BITMAP_IP, IP_SET_BITMAP_IPMAC,
  IP_SET_BITMAP_PORT, IP_SET_HASH_IP, IP_SET_HASH_IPPORT,
  IP_SET_HASH_IPPORTIP, IP_SET_HASH_IPPORTNET, IP_SET_HASH_NET,
  IP_SET_HASH_NETPORT, IP_SET_LIST_SET, NETFILTER_XT_SET as modules
  (Closes: #629401)

[ Aurelien Jarno ]
* [mipsel/loongson-2f] Disable_SCSI_LPFC to workaround GCC ICE.

Show diffs side-by-side

added added

removed removed

Lines of Context:
arch/arm/mach-exynos4/include/mach/regs-clock.h
 
1
/* linux/arch/arm/mach-exynos4/include/mach/regs-clock.h
 
2
 *
 
3
 * Copyright (c) 2010-2011 Samsung Electronics Co., Ltd.
 
4
 *              http://www.samsung.com
 
5
 *
 
6
 * EXYNOS4 - Clock register definitions
 
7
 *
 
8
 * This program is free software; you can redistribute it and/or modify
 
9
 * it under the terms of the GNU General Public License version 2 as
 
10
 * published by the Free Software Foundation.
 
11
*/
 
12
 
 
13
#ifndef __ASM_ARCH_REGS_CLOCK_H
 
14
#define __ASM_ARCH_REGS_CLOCK_H __FILE__
 
15
 
 
16
#include <mach/map.h>
 
17
 
 
18
#define S5P_CLKREG(x)                   (S5P_VA_CMU + (x))
 
19
 
 
20
#define S5P_CLKDIV_LEFTBUS              S5P_CLKREG(0x04500)
 
21
#define S5P_CLKDIV_STAT_LEFTBUS         S5P_CLKREG(0x04600)
 
22
#define S5P_CLKGATE_IP_LEFTBUS          S5P_CLKREG(0x04800)
 
23
 
 
24
#define S5P_CLKDIV_RIGHTBUS             S5P_CLKREG(0x08500)
 
25
#define S5P_CLKDIV_STAT_RIGHTBUS        S5P_CLKREG(0x08600)
 
26
#define S5P_CLKGATE_IP_RIGHTBUS         S5P_CLKREG(0x08800)
 
27
 
 
28
#define S5P_EPLL_CON0                   S5P_CLKREG(0x0C110)
 
29
#define S5P_EPLL_CON1                   S5P_CLKREG(0x0C114)
 
30
#define S5P_VPLL_CON0                   S5P_CLKREG(0x0C120)
 
31
#define S5P_VPLL_CON1                   S5P_CLKREG(0x0C124)
 
32
 
 
33
#define S5P_CLKSRC_TOP0                 S5P_CLKREG(0x0C210)
 
34
#define S5P_CLKSRC_TOP1                 S5P_CLKREG(0x0C214)
 
35
#define S5P_CLKSRC_CAM                  S5P_CLKREG(0x0C220)
 
36
#define S5P_CLKSRC_MFC                  S5P_CLKREG(0x0C228)
 
37
#define S5P_CLKSRC_IMAGE                S5P_CLKREG(0x0C230)
 
38
#define S5P_CLKSRC_LCD0                 S5P_CLKREG(0x0C234)
 
39
#define S5P_CLKSRC_LCD1                 S5P_CLKREG(0x0C238)
 
40
#define S5P_CLKSRC_MAUDIO               S5P_CLKREG(0x0C23C)
 
41
#define S5P_CLKSRC_FSYS                 S5P_CLKREG(0x0C240)
 
42
#define S5P_CLKSRC_PERIL0               S5P_CLKREG(0x0C250)
 
43
#define S5P_CLKSRC_PERIL1               S5P_CLKREG(0x0C254)
 
44
 
 
45
#define S5P_CLKDIV_TOP                  S5P_CLKREG(0x0C510)
 
46
#define S5P_CLKDIV_CAM                  S5P_CLKREG(0x0C520)
 
47
#define S5P_CLKDIV_TV                   S5P_CLKREG(0x0C524)
 
48
#define S5P_CLKDIV_MFC                  S5P_CLKREG(0x0C528)
 
49
#define S5P_CLKDIV_G3D                  S5P_CLKREG(0x0C52C)
 
50
#define S5P_CLKDIV_IMAGE                S5P_CLKREG(0x0C530)
 
51
#define S5P_CLKDIV_LCD0                 S5P_CLKREG(0x0C534)
 
52
#define S5P_CLKDIV_LCD1                 S5P_CLKREG(0x0C538)
 
53
#define S5P_CLKDIV_MAUDIO               S5P_CLKREG(0x0C53C)
 
54
#define S5P_CLKDIV_FSYS0                S5P_CLKREG(0x0C540)
 
55
#define S5P_CLKDIV_FSYS1                S5P_CLKREG(0x0C544)
 
56
#define S5P_CLKDIV_FSYS2                S5P_CLKREG(0x0C548)
 
57
#define S5P_CLKDIV_FSYS3                S5P_CLKREG(0x0C54C)
 
58
#define S5P_CLKDIV_PERIL0               S5P_CLKREG(0x0C550)
 
59
#define S5P_CLKDIV_PERIL1               S5P_CLKREG(0x0C554)
 
60
#define S5P_CLKDIV_PERIL2               S5P_CLKREG(0x0C558)
 
61
#define S5P_CLKDIV_PERIL3               S5P_CLKREG(0x0C55C)
 
62
#define S5P_CLKDIV_PERIL4               S5P_CLKREG(0x0C560)
 
63
#define S5P_CLKDIV_PERIL5               S5P_CLKREG(0x0C564)
 
64
 
 
65
#define S5P_CLKSRC_MASK_TOP             S5P_CLKREG(0x0C310)
 
66
#define S5P_CLKSRC_MASK_CAM             S5P_CLKREG(0x0C320)
 
67
#define S5P_CLKSRC_MASK_TV              S5P_CLKREG(0x0C324)
 
68
#define S5P_CLKSRC_MASK_LCD0            S5P_CLKREG(0x0C334)
 
69
#define S5P_CLKSRC_MASK_LCD1            S5P_CLKREG(0x0C338)
 
70
#define S5P_CLKSRC_MASK_MAUDIO          S5P_CLKREG(0x0C33C)
 
71
#define S5P_CLKSRC_MASK_FSYS            S5P_CLKREG(0x0C340)
 
72
#define S5P_CLKSRC_MASK_PERIL0          S5P_CLKREG(0x0C350)
 
73
#define S5P_CLKSRC_MASK_PERIL1          S5P_CLKREG(0x0C354)
 
74
 
 
75
#define S5P_CLKDIV_STAT_TOP             S5P_CLKREG(0x0C610)
 
76
 
 
77
#define S5P_CLKGATE_SCLKCAM             S5P_CLKREG(0x0C820)
 
78
#define S5P_CLKGATE_IP_CAM              S5P_CLKREG(0x0C920)
 
79
#define S5P_CLKGATE_IP_TV               S5P_CLKREG(0x0C924)
 
80
#define S5P_CLKGATE_IP_MFC              S5P_CLKREG(0x0C928)
 
81
#define S5P_CLKGATE_IP_G3D              S5P_CLKREG(0x0C92C)
 
82
#define S5P_CLKGATE_IP_IMAGE            S5P_CLKREG(0x0C930)
 
83
#define S5P_CLKGATE_IP_LCD0             S5P_CLKREG(0x0C934)
 
84
#define S5P_CLKGATE_IP_LCD1             S5P_CLKREG(0x0C938)
 
85
#define S5P_CLKGATE_IP_FSYS             S5P_CLKREG(0x0C940)
 
86
#define S5P_CLKGATE_IP_GPS              S5P_CLKREG(0x0C94C)
 
87
#define S5P_CLKGATE_IP_PERIL            S5P_CLKREG(0x0C950)
 
88
#define S5P_CLKGATE_IP_PERIR            S5P_CLKREG(0x0C960)
 
89
#define S5P_CLKGATE_BLOCK               S5P_CLKREG(0x0C970)
 
90
 
 
91
#define S5P_CLKSRC_MASK_DMC             S5P_CLKREG(0x10300)
 
92
#define S5P_CLKSRC_DMC                  S5P_CLKREG(0x10200)
 
93
#define S5P_CLKDIV_DMC0                 S5P_CLKREG(0x10500)
 
94
#define S5P_CLKDIV_DMC1                 S5P_CLKREG(0x10504)
 
95
#define S5P_CLKDIV_STAT_DMC0            S5P_CLKREG(0x10600)
 
96
#define S5P_CLKGATE_IP_DMC              S5P_CLKREG(0x10900)
 
97
 
 
98
#define S5P_APLL_LOCK                   S5P_CLKREG(0x14000)
 
99
#define S5P_MPLL_LOCK                   S5P_CLKREG(0x14004)
 
100
#define S5P_APLL_CON0                   S5P_CLKREG(0x14100)
 
101
#define S5P_APLL_CON1                   S5P_CLKREG(0x14104)
 
102
#define S5P_MPLL_CON0                   S5P_CLKREG(0x14108)
 
103
#define S5P_MPLL_CON1                   S5P_CLKREG(0x1410C)
 
104
 
 
105
#define S5P_CLKSRC_CPU                  S5P_CLKREG(0x14200)
 
106
#define S5P_CLKMUX_STATCPU              S5P_CLKREG(0x14400)
 
107
 
 
108
#define S5P_CLKDIV_CPU                  S5P_CLKREG(0x14500)
 
109
#define S5P_CLKDIV_CPU1                 S5P_CLKREG(0x14504)
 
110
#define S5P_CLKDIV_STATCPU              S5P_CLKREG(0x14600)
 
111
#define S5P_CLKDIV_STATCPU1             S5P_CLKREG(0x14604)
 
112
 
 
113
#define S5P_CLKGATE_SCLKCPU             S5P_CLKREG(0x14800)
 
114
#define S5P_CLKGATE_IP_CPU              S5P_CLKREG(0x14900)
 
115
 
 
116
#define S5P_APLL_LOCKTIME               (0x1C20)        /* 300us */
 
117
 
 
118
#define S5P_APLLCON0_ENABLE_SHIFT       (31)
 
119
#define S5P_APLLCON0_LOCKED_SHIFT       (29)
 
120
#define S5P_APLL_VAL_1000               ((250 << 16) | (6 << 8) | 1)
 
121
#define S5P_APLL_VAL_800                ((200 << 16) | (6 << 8) | 1)
 
122
 
 
123
#define S5P_CLKSRC_CPU_MUXCORE_SHIFT    (16)
 
124
#define S5P_CLKMUX_STATCPU_MUXCORE_MASK (0x7 << S5P_CLKSRC_CPU_MUXCORE_SHIFT)
 
125
 
 
126
#define S5P_CLKDIV_CPU0_CORE_SHIFT      (0)
 
127
#define S5P_CLKDIV_CPU0_CORE_MASK       (0x7 << S5P_CLKDIV_CPU0_CORE_SHIFT)
 
128
#define S5P_CLKDIV_CPU0_COREM0_SHIFT    (4)
 
129
#define S5P_CLKDIV_CPU0_COREM0_MASK     (0x7 << S5P_CLKDIV_CPU0_COREM0_SHIFT)
 
130
#define S5P_CLKDIV_CPU0_COREM1_SHIFT    (8)
 
131
#define S5P_CLKDIV_CPU0_COREM1_MASK     (0x7 << S5P_CLKDIV_CPU0_COREM1_SHIFT)
 
132
#define S5P_CLKDIV_CPU0_PERIPH_SHIFT    (12)
 
133
#define S5P_CLKDIV_CPU0_PERIPH_MASK     (0x7 << S5P_CLKDIV_CPU0_PERIPH_SHIFT)
 
134
#define S5P_CLKDIV_CPU0_ATB_SHIFT       (16)
 
135
#define S5P_CLKDIV_CPU0_ATB_MASK        (0x7 << S5P_CLKDIV_CPU0_ATB_SHIFT)
 
136
#define S5P_CLKDIV_CPU0_PCLKDBG_SHIFT   (20)
 
137
#define S5P_CLKDIV_CPU0_PCLKDBG_MASK    (0x7 << S5P_CLKDIV_CPU0_PCLKDBG_SHIFT)
 
138
#define S5P_CLKDIV_CPU0_APLL_SHIFT      (24)
 
139
#define S5P_CLKDIV_CPU0_APLL_MASK       (0x7 << S5P_CLKDIV_CPU0_APLL_SHIFT)
 
140
 
 
141
#define S5P_CLKDIV_DMC0_ACP_SHIFT       (0)
 
142
#define S5P_CLKDIV_DMC0_ACP_MASK        (0x7 << S5P_CLKDIV_DMC0_ACP_SHIFT)
 
143
#define S5P_CLKDIV_DMC0_ACPPCLK_SHIFT   (4)
 
144
#define S5P_CLKDIV_DMC0_ACPPCLK_MASK    (0x7 << S5P_CLKDIV_DMC0_ACPPCLK_SHIFT)
 
145
#define S5P_CLKDIV_DMC0_DPHY_SHIFT      (8)
 
146
#define S5P_CLKDIV_DMC0_DPHY_MASK       (0x7 << S5P_CLKDIV_DMC0_DPHY_SHIFT)
 
147
#define S5P_CLKDIV_DMC0_DMC_SHIFT       (12)
 
148
#define S5P_CLKDIV_DMC0_DMC_MASK        (0x7 << S5P_CLKDIV_DMC0_DMC_SHIFT)
 
149
#define S5P_CLKDIV_DMC0_DMCD_SHIFT      (16)
 
150
#define S5P_CLKDIV_DMC0_DMCD_MASK       (0x7 << S5P_CLKDIV_DMC0_DMCD_SHIFT)
 
151
#define S5P_CLKDIV_DMC0_DMCP_SHIFT      (20)
 
152
#define S5P_CLKDIV_DMC0_DMCP_MASK       (0x7 << S5P_CLKDIV_DMC0_DMCP_SHIFT)
 
153
#define S5P_CLKDIV_DMC0_COPY2_SHIFT     (24)
 
154
#define S5P_CLKDIV_DMC0_COPY2_MASK      (0x7 << S5P_CLKDIV_DMC0_COPY2_SHIFT)
 
155
#define S5P_CLKDIV_DMC0_CORETI_SHIFT    (28)
 
156
#define S5P_CLKDIV_DMC0_CORETI_MASK     (0x7 << S5P_CLKDIV_DMC0_CORETI_SHIFT)
 
157
 
 
158
#define S5P_CLKDIV_TOP_ACLK200_SHIFT    (0)
 
159
#define S5P_CLKDIV_TOP_ACLK200_MASK     (0x7 << S5P_CLKDIV_TOP_ACLK200_SHIFT)
 
160
#define S5P_CLKDIV_TOP_ACLK100_SHIFT    (4)
 
161
#define S5P_CLKDIV_TOP_ACLK100_MASK     (0xf << S5P_CLKDIV_TOP_ACLK100_SHIFT)
 
162
#define S5P_CLKDIV_TOP_ACLK160_SHIFT    (8)
 
163
#define S5P_CLKDIV_TOP_ACLK160_MASK     (0x7 << S5P_CLKDIV_TOP_ACLK160_SHIFT)
 
164
#define S5P_CLKDIV_TOP_ACLK133_SHIFT    (12)
 
165
#define S5P_CLKDIV_TOP_ACLK133_MASK     (0x7 << S5P_CLKDIV_TOP_ACLK133_SHIFT)
 
166
#define S5P_CLKDIV_TOP_ONENAND_SHIFT    (16)
 
167
#define S5P_CLKDIV_TOP_ONENAND_MASK     (0x7 << S5P_CLKDIV_TOP_ONENAND_SHIFT)
 
168
 
 
169
#define S5P_CLKDIV_BUS_GDLR_SHIFT       (0)
 
170
#define S5P_CLKDIV_BUS_GDLR_MASK        (0x7 << S5P_CLKDIV_BUS_GDLR_SHIFT)
 
171
#define S5P_CLKDIV_BUS_GPLR_SHIFT       (4)
 
172
#define S5P_CLKDIV_BUS_GPLR_MASK        (0x7 << S5P_CLKDIV_BUS_GPLR_SHIFT)
 
173
 
 
174
/* Compatibility defines and inclusion */
 
175
 
 
176
#include <mach/regs-pmu.h>
 
177
 
 
178
#define S5P_EPLL_CON                    S5P_EPLL_CON0
 
179
 
 
180
#endif /* __ASM_ARCH_REGS_CLOCK_H */