← Back to branch summary

~ubuntu-branches/ubuntu/maverick/u-boot-omap3/maverick

« back to all changes in this revision

Viewing changes to include/configs/ATUM8548.h

  • Committer: Bazaar Package Importer
  • Author(s): Oliver Grawert
  • Date: 2010-03-22 15:06:23 UTC
  • Revision ID: james.westby@ubuntu.com-20100322150623-i21g8rgiyl5dohag
Tags: upstream-2010.3git20100315
Import upstream version 2010.3git20100315

Show diffs side-by-side

added added

removed removed

Lines of Context:
include/configs/ATUM8548.h
 
1
/*
 
2
 * Copyright 2007
 
3
 * Robert Lazarski, Instituto Atlantico, robertlazarski@gmail.com
 
4
 *
 
5
 * Copyright 2004, 2007 Freescale Semiconductor.
 
6
 *
 
7
 * See file CREDITS for list of people who contributed to this
 
8
 * project.
 
9
 *
 
10
 * This program is free software; you can redistribute it and/or
 
11
 * modify it under the terms of the GNU General Public License as
 
12
 * published by the Free Software Foundation; either version 2 of
 
13
 * the License, or (at your option) any later version.
 
14
 *
 
15
 * This program is distributed in the hope that it will be useful,
 
16
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 
17
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 
18
 * GNU General Public License for more details.
 
19
 *
 
20
 * You should have received a copy of the GNU General Public License
 
21
 * along with this program; if not, write to the Free Software
 
22
 * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
 
23
 * MA 02111-1307 USA
 
24
 */
 
25
 
 
26
/*
 
27
 * atum8548 board configuration file
 
28
 *
 
29
 * Please refer to doc/README.atum8548 for more info.
 
30
 *
 
31
 */
 
32
#ifndef __CONFIG_H
 
33
#define __CONFIG_H
 
34
 
 
35
/* Debug Options, Disable in production
 
36
#define ET_DEBUG                1
 
37
#define CONFIG_PANIC_HANG       1
 
38
#define DEBUG                   1
 
39
*/
 
40
 
 
41
/* CPLD Configuration Options */
 
42
#define MPC85xx_ATUM_CLKOCR            0x80000002
 
43
 
 
44
/* High Level Configuration Options */
 
45
#define CONFIG_BOOKE            1       /* BOOKE */
 
46
#define CONFIG_E500             1       /* BOOKE e500 family */
 
47
#define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48 */
 
48
#define CONFIG_MPC8548          1       /* MPC8548 specific */
 
49
 
 
50
#define CONFIG_PCI              1       /* enable any pci type devices */
 
51
#define CONFIG_PCI1             1       /* PCI controller 1 */
 
52
#define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
 
53
#define CONFIG_PCI2             1       /* PCI controller 2 */
 
54
#define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
 
55
 
 
56
#define CONFIG_TSEC_ENET        1       /* tsec ethernet support */
 
57
#define CONFIG_ENV_OVERWRITE
 
58
 
 
59
#define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
 
60
 
 
61
#define CONFIG_FSL_LAW          1       /* Use common FSL init code */
 
62
 
 
63
#define CONFIG_SYS_CLK_FREQ     33000000
 
64
 
 
65
/*
 
66
 * These can be toggled for performance analysis, otherwise use default.
 
67
 */
 
68
#define CONFIG_L2_CACHE                 /* toggle L2 cache */
 
69
#define CONFIG_BTB                      /* toggle branch predition */
 
70
 
 
71
/*
 
72
 * Only possible on E500 Version 2 or newer cores.
 
73
 */
 
74
#define CONFIG_ENABLE_36BIT_PHYS        1
 
75
 
 
76
#define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
 
77
 
 
78
#define CONFIG_CMD_SDRAM                1       /* SDRAM DIMM SPD info printout */
 
79
#define CONFIG_ENABLE_36BIT_PHYS        1
 
80
#undef  CONFIG_SYS_DRAM_TEST
 
81
#define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
 
82
#define CONFIG_SYS_MEMTEST_END          0x00400000
 
83
 
 
84
/*
 
85
 * Base addresses -- Note these are effective addresses where the
 
86
 * actual resources get mapped (not physical addresses)
 
87
 */
 
88
#define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
 
89
#define CONFIG_SYS_CCSRBAR              0xe0000000      /* relocated CCSRBAR */
 
90
#define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
 
91
#define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
 
92
 
 
93
#define PCI_SPEED               33333000        /* CPLD currenlty does not have PCI setup info */
 
94
#define CONFIG_SYS_PCI1_ADDR    (CONFIG_SYS_CCSRBAR+0x8000)
 
95
#define CONFIG_SYS_PCI2_ADDR    (CONFIG_SYS_CCSRBAR+0x9000)
 
96
#define CONFIG_SYS_PCIE1_ADDR   (CONFIG_SYS_CCSRBAR+0xa000)
 
97
 
 
98
/* DDR Setup */
 
99
#define CONFIG_FSL_DDR2
 
100
#undef CONFIG_FSL_DDR_INTERACTIVE
 
101
#define CONFIG_DDR_ECC                  /* only for ECC DDR module */
 
102
#define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
 
103
#define CONFIG_DDR_SPD
 
104
 
 
105
#define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
 
106
#define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 
107
 
 
108
#define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 
109
#define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 
110
#define CONFIG_VERY_BIG_RAM
 
111
 
 
112
#define CONFIG_NUM_DDR_CONTROLLERS      1
 
113
#define CONFIG_DIMM_SLOTS_PER_CTLR      1
 
114
#define CONFIG_CHIP_SELECTS_PER_CTRL    2
 
115
 
 
116
/* I2C addresses of SPD EEPROMs */
 
117
#define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
 
118
 
 
119
/* Manually set up DDR parameters */
 
120
#define CONFIG_SYS_SDRAM_SIZE   1024            /* DDR is 1024MB */
 
121
#define CONFIG_SYS_DDR_CS0_BNDS 0x0000000f      /* 0-1024 */
 
122
#define CONFIG_SYS_DDR_CS0_CONFIG       0x80000102
 
123
#define CONFIG_SYS_DDR_TIMING_0 0x00260802
 
124
#define CONFIG_SYS_DDR_TIMING_1 0x38355322
 
125
#define CONFIG_SYS_DDR_TIMING_2 0x039048c7
 
126
#define CONFIG_SYS_DDR_CONTROL  0xc2000000      /* unbuffered,no DYN_PWR */
 
127
#define CONFIG_SYS_DDR_MODE     0x00000432
 
128
#define CONFIG_SYS_DDR_INTERVAL 0x05150100
 
129
#define DDR_SDRAM_CFG   0x43000000
 
130
 
 
131
#undef CONFIG_CLOCKS_IN_MHZ
 
132
 
 
133
/*
 
134
 * Local Bus Definitions
 
135
 */
 
136
 
 
137
/*
 
138
 * FLASH on the Local Bus
 
139
 * based on flash chip S29GL01GP
 
140
 * One bank, 128M, using the CFI driver.
 
141
 * Boot from BR0 bank at 0xf800_0000
 
142
 *
 
143
 * BR0:
 
144
 *    Base address 0 = 0xF8000000 = BR0[0:16] = 1111 1000 0000 0000 0
 
145
 *    Port Size = 16 bits = BRx[19:20] = 10
 
146
 *    Use GPCM = BRx[24:26] = 000
 
147
 *    Valid = BRx[31] = 1
 
148
 *
 
149
 * 0    4    8    12   16   20   24   28
 
150
 * 1111 1000 0000 0000 0001 0000 0000 0001 = f8001001    BR0
 
151
 *
 
152
 * OR0:
 
153
 *    Addr Mask = 128M = ORx[0:16] = 1111 1000 0000 0000 0
 
154
 *    Reserved ORx[17:18] = 00
 
155
 *    CSNT = ORx[20] = 1
 
156
 *    ACS = half cycle delay = ORx[21:22] = 11
 
157
 *    SCY = 6 = ORx[24:27] = 0110
 
158
 *    TRLX = use relaxed timing = ORx[29] = 1
 
159
 *    EAD = use external address latch delay = OR[31] = 1
 
160
 *
 
161
 * 0    4    8    12   16   20   24   28
 
162
 * 1111 1000 0000 0000 0000 1110 0110 0101 = f8000E65    ORx
 
163
 */
 
164
 
 
165
#define CONFIG_SYS_BOOT_BLOCK           0xf8000000      /* boot TLB block */
 
166
#define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_BOOT_BLOCK   /* start of FLASH 128M */
 
167
 
 
168
#define CONFIG_SYS_BR0_PRELIM           0xf8001001
 
169
 
 
170
#define CONFIG_SYS_OR0_PRELIM           0xf8000E65
 
171
 
 
172
#define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks      */
 
173
#define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 
174
#undef  CONFIG_SYS_FLASH_CHECKSUM
 
175
#define CONFIG_SYS_FLASH_ERASE_TOUT     512000  /* Flash Erase Timeout (ms) */
 
176
#define CONFIG_SYS_FLASH_WRITE_TOUT     8000    /* Flash Write Timeout (ms) */
 
177
 
 
178
 
 
179
#define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 
180
 
 
181
#define CONFIG_FLASH_CFI_DRIVER    1
 
182
#define CONFIG_SYS_FLASH_CFI           1
 
183
#define CONFIG_SYS_FLASH_EMPTY_INFO
 
184
 
 
185
/*
 
186
 * Flash on the LocalBus
 
187
 */
 
188
#define CONFIG_SYS_LBC_CACHE_BASE       0xf0000000      /* Localbus cacheable    */
 
189
 
 
190
/* Memory */
 
191
#define CONFIG_SYS_INIT_RAM_LOCK        1
 
192
#define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 
193
#define CONFIG_SYS_INIT_RAM_END 0x4000          /* End of used area in RAM */
 
194
 
 
195
#define CONFIG_SYS_INIT_L2_ADDR 0xf8f80000      /* relocate boot L2SRAM */
 
196
 
 
197
#define CONFIG_SYS_GBL_DATA_SIZE        128             /* num bytes initial data */
 
198
#define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 
199
#define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 
200
 
 
201
#define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 
202
#define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
 
203
 
 
204
/* Serial Port */
 
205
#define CONFIG_CONS_INDEX       1
 
206
#undef  CONFIG_SERIAL_SOFTWARE_FIFO
 
207
#define CONFIG_SYS_NS16550
 
208
#define CONFIG_SYS_NS16550_SERIAL
 
209
#define CONFIG_SYS_NS16550_REG_SIZE     1
 
210
#define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 
211
 
 
212
#define CONFIG_SYS_BAUDRATE_TABLE \
 
213
        {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 
214
 
 
215
#define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 
216
#define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 
217
 
 
218
/* Use the HUSH parser */
 
219
#define CONFIG_SYS_HUSH_PARSER
 
220
#ifdef  CONFIG_SYS_HUSH_PARSER
 
221
#define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 
222
#endif
 
223
 
 
224
/* pass open firmware flat tree */
 
225
#define CONFIG_OF_LIBFDT                1
 
226
#define CONFIG_OF_BOARD_SETUP           1
 
227
 
 
228
/*
 
229
 * I2C
 
230
 */
 
231
#define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 
232
#define CONFIG_HARD_I2C         /* I2C with hardware support*/
 
233
#undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 
234
#define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 
235
#define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 
236
#define CONFIG_SYS_I2C_SLAVE            0x7F
 
237
#define CONFIG_SYS_I2C_NOPROBES {0x69}  /* Don't probe these addrs */
 
238
#define CONFIG_SYS_I2C_OFFSET           0x3000
 
239
 
 
240
/*
 
241
 * General PCI
 
242
 * Memory space is mapped 1-1, but I/O space must start from 0.
 
243
 */
 
244
#define CONFIG_SYS_PCI_PHYS             0x80000000      /* 1G PCI TLB */
 
245
 
 
246
#define CONFIG_SYS_PCI1_MEM_BUS         0x80000000
 
247
#define CONFIG_SYS_PCI1_MEM_PHYS        CONFIG_SYS_PCI1_MEM_BUS
 
248
#define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 
249
#define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 
250
#define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 
251
#define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
 
252
 
 
253
#ifdef CONFIG_PCI2
 
254
#define CONFIG_SYS_PCI2_MEM_BUS         0xC0000000
 
255
#define CONFIG_SYS_PCI2_MEM_PHYS        CONFIG_SYS_PCI2_MEM_BUS
 
256
#define CONFIG_SYS_PCI2_MEM_SIZE        0x20000000      /* 512M */
 
257
#define CONFIG_SYS_PCI2_IO_BUS  0x00000000
 
258
#define CONFIG_SYS_PCI2_IO_PHYS 0xe2800000
 
259
#define CONFIG_SYS_PCI2_IO_SIZE 0x00100000      /* 1M */
 
260
#endif
 
261
 
 
262
#ifdef CONFIG_PCIE1
 
263
#define CONFIG_SYS_PCIE1_MEM_BUS        0xa0000000
 
264
#define CONFIG_SYS_PCIE1_MEM_PHYS       CONFIG_SYS_PCIE1_MEM_BUS
 
265
#define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 
266
#define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 
267
#define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
 
268
#define CONFIG_SYS_PCIE1_IO_SIZE        0x00100000      /*   1M */
 
269
#endif
 
270
 
 
271
 
 
272
#if !defined(CONFIG_PCI_PNP)
 
273
    #define PCI_ENET0_IOADDR    0xe0000000
 
274
    #define PCI_ENET0_MEMADDR   0xe0000000
 
275
    #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 
276
#endif
 
277
 
 
278
#if defined(CONFIG_PCI)
 
279
 
 
280
#define CONFIG_NET_MULTI
 
281
#define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 
282
 
 
283
#undef CONFIG_EEPRO100
 
284
#undef CONFIG_TULIP
 
285
 
 
286
#undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 
287
 
 
288
#endif  /* CONFIG_PCI */
 
289
 
 
290
#if defined(CONFIG_TSEC_ENET)
 
291
 
 
292
#ifndef CONFIG_NET_MULTI
 
293
#define CONFIG_NET_MULTI        1
 
294
#endif
 
295
 
 
296
#define CONFIG_MII              1       /* MII PHY management */
 
297
#define CONFIG_TSEC1    1
 
298
#define CONFIG_TSEC1_NAME       "eTSEC0"
 
299
#define CONFIG_TSEC2    1
 
300
#define CONFIG_TSEC2_NAME       "eTSEC1"
 
301
#define CONFIG_TSEC3    1
 
302
#define CONFIG_TSEC3_NAME       "eTSEC2"
 
303
#define CONFIG_TSEC4    1
 
304
#define CONFIG_TSEC4_NAME       "eTSEC3"
 
305
#undef CONFIG_MPC85XX_FEC
 
306
 
 
307
#define TSEC1_PHY_ADDR          0
 
308
#define TSEC2_PHY_ADDR          1
 
309
#define TSEC3_PHY_ADDR          2
 
310
#define TSEC4_PHY_ADDR          3
 
311
 
 
312
#define TSEC1_PHYIDX            0
 
313
#define TSEC2_PHYIDX            0
 
314
#define TSEC3_PHYIDX            0
 
315
#define TSEC4_PHYIDX            0
 
316
#define TSEC1_FLAGS             TSEC_GIGABIT
 
317
#define TSEC2_FLAGS             TSEC_GIGABIT
 
318
#define TSEC3_FLAGS             TSEC_GIGABIT
 
319
#define TSEC4_FLAGS             TSEC_GIGABIT
 
320
 
 
321
/* Options are: eTSEC[0-3] */
 
322
#define CONFIG_ETHPRIME         "eTSEC2"
 
323
#define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 
324
#endif  /* CONFIG_TSEC_ENET */
 
325
 
 
326
/*
 
327
 * Environment
 
328
 */
 
329
#define CONFIG_ENV_IS_IN_FLASH  1
 
330
#define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + 0x40000)
 
331
#define CONFIG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
 
332
#define CONFIG_ENV_SIZE         0x2000
 
333
 
 
334
#define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 
335
#define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 
336
 
 
337
/*
 
338
 * BOOTP options
 
339
 */
 
340
#define CONFIG_BOOTP_BOOTFILESIZE
 
341
#define CONFIG_BOOTP_BOOTPATH
 
342
#define CONFIG_BOOTP_GATEWAY
 
343
#define CONFIG_BOOTP_HOSTNAME
 
344
 
 
345
 
 
346
/*
 
347
 * Command line configuration.
 
348
 */
 
349
#include <config_cmd_default.h>
 
350
 
 
351
#define CONFIG_CMD_PING
 
352
#define CONFIG_CMD_I2C
 
353
#define CONFIG_CMD_MII
 
354
 
 
355
#if defined(CONFIG_PCI)
 
356
    #define CONFIG_CMD_PCI
 
357
#endif
 
358
 
 
359
 
 
360
#undef CONFIG_WATCHDOG                  /* watchdog disabled */
 
361
 
 
362
/*
 
363
 * Miscellaneous configurable options
 
364
 */
 
365
#define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 
366
#define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 
367
#define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 
368
#if defined(CONFIG_CMD_KGDB)
 
369
#define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 
370
#else
 
371
#define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 
372
#endif
 
373
#define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 
374
#define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 
375
#define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 
376
#define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 
377
 
 
378
/*
 
379
 * For booting Linux, the board info and command line data
 
380
 * have to be in the first 8 MB of memory, since this is
 
381
 * the maximum mapped by the Linux kernel during initialization.
 
382
 */
 
383
#define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
 
384
 
 
385
/*
 
386
 * Internal Definitions
 
387
 *
 
388
 * Boot Flags
 
389
 */
 
390
#define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 
391
#define BOOTFLAG_WARM   0x02            /* Software reboot */
 
392
 
 
393
#if defined(CONFIG_CMD_KGDB)
 
394
#define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 
395
#define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 
396
#endif
 
397
 
 
398
/*
 
399
 * Environment Configuration
 
400
 */
 
401
 
 
402
/* The mac addresses for all ethernet interface */
 
403
#if defined(CONFIG_TSEC_ENET)
 
404
#define CONFIG_HAS_ETH0
 
405
#define CONFIG_ETHADDR   00:E0:0C:00:00:FD
 
406
#define CONFIG_HAS_ETH1
 
407
#define CONFIG_ETH1ADDR  00:E0:0C:00:01:FD
 
408
#define CONFIG_HAS_ETH2
 
409
#define CONFIG_ETH2ADDR  00:E0:0C:00:02:FD
 
410
#define CONFIG_HAS_ETH3
 
411
#define CONFIG_ETH3ADDR  00:E0:0C:00:03:FD
 
412
#endif
 
413
 
 
414
#define CONFIG_IPADDR    10.101.43.142
 
415
 
 
416
#define CONFIG_HOSTNAME  atum
 
417
#define CONFIG_ROOTPATH  /nfsroot
 
418
#define CONFIG_BOOTFILE  /tftpboot/uImage.atum
 
419
#define CONFIG_UBOOTPATH        /tftpboot/uboot.bin     /* TFTP server */
 
420
 
 
421
#define CONFIG_SERVERIP  10.101.43.10
 
422
#define CONFIG_GATEWAYIP 10.101.45.1
 
423
#define CONFIG_NETMASK   255.255.248.0
 
424
 
 
425
#define CONFIG_LOADADDR 1000000 /*default location for tftp and bootm*/
 
426
 
 
427
#define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 
428
#undef  CONFIG_BOOTARGS         /* the boot command will set bootargs*/
 
429
 
 
430
#define CONFIG_BAUDRATE 115200
 
431
 
 
432
#define CONFIG_NFSBOOTCOMMAND                                           \
 
433
   "setenv bootargs root=/dev/nfs rw "                                  \
 
434
      "nfsroot=$serverip:$rootpath "                                    \
 
435
      "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 
436
      "console=$consoledev,$baudrate $othbootargs;"                     \
 
437
   "tftp $loadaddr $bootfile;"                                          \
 
438
   "tftp $dtbaddr $dtbfile;"                                            \
 
439
   "bootm $loadaddr - $dtbaddr"
 
440
 
 
441
 
 
442
#define CONFIG_RAMBOOTCOMMAND \
 
443
   "setenv bootargs root=/dev/ram rw "                                  \
 
444
      "console=$consoledev,$baudrate $othbootargs;"                     \
 
445
   "tftp $ramdiskaddr $ramdiskfile;"                                    \
 
446
   "tftp $loadaddr $bootfile;"                                          \
 
447
   "tftp $dtbaddr $dtbfile;"                                            \
 
448
   "bootm $loadaddr $ramdiskaddr $dtbaddr"
 
449
 
 
450
#define CONFIG_BOOTCOMMAND      CONFIG_NFSBOOTCOMMAND
 
451
 
 
452
#endif  /* __CONFIG_H */