← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/arm64/0006-target-arm-Add-ARMCPU-field-for-Linux-device-tree-co.patch/target-arm/cpu.c

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2014-02-04 12:13:08 UTC
  • mfrom: (10.1.45 sid)
  • Revision ID: package-import@ubuntu.com-20140204121308-1xq92lrfs75agw2g
Tags: 1.7.0+dfsg-3ubuntu1~ppa1
* Merge 1.7.0+dfsg-3 from debian.  Remaining changes:
  - debian/patches/ubuntu:
    * expose-vmx_qemu64cpu.patch
    * linaro (omap3) and arm64 patches
    * ubuntu/target-ppc-add-stubs-for-kvm-breakpoints: fix FTBFS
      on ppc
    * ubuntu/CVE-2013-4377.patch: fix denial of service via virtio
  - debian/qemu-system-x86.modprobe: set kvm_intel nested=1 options
  - debian/control:
    * add arm64 to Architectures
    * add qemu-common and qemu-system-aarch64 packages
  - debian/qemu-system-common.install: add debian/tmp/usr/lib
  - debian/qemu-system-common.preinst: add kvm group
  - debian/qemu-system-common.postinst: remove acl placed by udev,
    and add udevadm trigger.
  - qemu-system-x86.links: add eepro100.rom, remove pxe-virtio,
    pxe-e1000 and pxe-rtl8139.
  - add qemu-system-x86.qemu-kvm.upstart and .default
  - qemu-user-static.postinst-in: remove arm64 binfmt
  - debian/rules:
    * allow parallel build
    * add aarch64 to system_targets and sys_systems
    * add qemu-kvm-spice links
    * install qemu-system-x86.modprobe
  - add debian/qemu-system-common.links for OVMF.fd link
* Remove kvm-img, kvm-nbd, kvm-ifup and kvm-ifdown symlinks.

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/arm64/0006-target-arm-Add-ARMCPU-field-for-Linux-device-tree-co.patch/target-arm/cpu.c
1
 
/*
2
 
 * QEMU ARM CPU
3
 
 *
4
 
 * Copyright (c) 2012 SUSE LINUX Products GmbH
5
 
 *
6
 
 * This program is free software; you can redistribute it and/or
7
 
 * modify it under the terms of the GNU General Public License
8
 
 * as published by the Free Software Foundation; either version 2
9
 
 * of the License, or (at your option) any later version.
10
 
 *
11
 
 * This program is distributed in the hope that it will be useful,
12
 
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
13
 
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14
 
 * GNU General Public License for more details.
15
 
 *
16
 
 * You should have received a copy of the GNU General Public License
17
 
 * along with this program; if not, see
18
 
 * <http://www.gnu.org/licenses/gpl-2.0.html>
19
 
 */
20
 
 
21
 
#include "cpu.h"
22
 
#include "qemu-common.h"
23
 
#if !defined(CONFIG_USER_ONLY)
24
 
#include "hw/loader.h"
25
 
#endif
26
 
#include "hw/arm/arm.h"
27
 
#include "sysemu/sysemu.h"
28
 
#include "sysemu/kvm.h"
29
 
 
30
 
static void arm_cpu_set_pc(CPUState *cs, vaddr value)
31
 
{
32
 
    ARMCPU *cpu = ARM_CPU(cs);
33
 
 
34
 
    cpu->env.regs[15] = value;
35
 
}
36
 
 
37
 
static void cp_reg_reset(gpointer key, gpointer value, gpointer opaque)
38
 
{
39
 
    /* Reset a single ARMCPRegInfo register */
40
 
    ARMCPRegInfo *ri = value;
41
 
    ARMCPU *cpu = opaque;
42
 
 
43
 
    if (ri->type & ARM_CP_SPECIAL) {
44
 
        return;
45
 
    }
46
 
 
47
 
    if (ri->resetfn) {
48
 
        ri->resetfn(&cpu->env, ri);
49
 
        return;
50
 
    }
51
 
 
52
 
    /* A zero offset is never possible as it would be regs[0]
53
 
     * so we use it to indicate that reset is being handled elsewhere.
54
 
     * This is basically only used for fields in non-core coprocessors
55
 
     * (like the pxa2xx ones).
56
 
     */
57
 
    if (!ri->fieldoffset) {
58
 
        return;
59
 
    }
60
 
 
61
 
    if (ri->type & ARM_CP_64BIT) {
62
 
        CPREG_FIELD64(&cpu->env, ri) = ri->resetvalue;
63
 
    } else {
64
 
        CPREG_FIELD32(&cpu->env, ri) = ri->resetvalue;
65
 
    }
66
 
}
67
 
 
68
 
/* CPUClass::reset() */
69
 
static void arm_cpu_reset(CPUState *s)
70
 
{
71
 
    ARMCPU *cpu = ARM_CPU(s);
72
 
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(cpu);
73
 
    CPUARMState *env = &cpu->env;
74
 
 
75
 
    acc->parent_reset(s);
76
 
 
77
 
    memset(env, 0, offsetof(CPUARMState, breakpoints));
78
 
    g_hash_table_foreach(cpu->cp_regs, cp_reg_reset, cpu);
79
 
    env->vfp.xregs[ARM_VFP_FPSID] = cpu->reset_fpsid;
80
 
    env->vfp.xregs[ARM_VFP_MVFR0] = cpu->mvfr0;
81
 
    env->vfp.xregs[ARM_VFP_MVFR1] = cpu->mvfr1;
82
 
 
83
 
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
84
 
        env->iwmmxt.cregs[ARM_IWMMXT_wCID] = 0x69051000 | 'Q';
85
 
    }
86
 
 
87
 
    if (arm_feature(env, ARM_FEATURE_AARCH64)) {
88
 
        /* 64 bit CPUs always start in 64 bit mode */
89
 
        env->aarch64 = 1;
90
 
    }
91
 
 
92
 
#if defined(CONFIG_USER_ONLY)
93
 
    env->uncached_cpsr = ARM_CPU_MODE_USR;
94
 
    /* For user mode we must enable access to coprocessors */
95
 
    env->vfp.xregs[ARM_VFP_FPEXC] = 1 << 30;
96
 
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
97
 
        env->cp15.c15_cpar = 3;
98
 
    } else if (arm_feature(env, ARM_FEATURE_XSCALE)) {
99
 
        env->cp15.c15_cpar = 1;
100
 
    }
101
 
#else
102
 
    /* SVC mode with interrupts disabled.  */
103
 
    env->uncached_cpsr = ARM_CPU_MODE_SVC | CPSR_A | CPSR_F | CPSR_I;
104
 
    /* On ARMv7-M the CPSR_I is the value of the PRIMASK register, and is
105
 
       clear at reset.  Initial SP and PC are loaded from ROM.  */
106
 
    if (IS_M(env)) {
107
 
        uint32_t pc;
108
 
        uint8_t *rom;
109
 
        env->uncached_cpsr &= ~CPSR_I;
110
 
        rom = rom_ptr(0);
111
 
        if (rom) {
112
 
            /* We should really use ldl_phys here, in case the guest
113
 
               modified flash and reset itself.  However images
114
 
               loaded via -kernel have not been copied yet, so load the
115
 
               values directly from there.  */
116
 
            env->regs[13] = ldl_p(rom) & 0xFFFFFFFC;
117
 
            pc = ldl_p(rom + 4);
118
 
            env->thumb = pc & 1;
119
 
            env->regs[15] = pc & ~1;
120
 
        }
121
 
    }
122
 
    env->vfp.xregs[ARM_VFP_FPEXC] = 0;
123
 
#endif
124
 
    set_flush_to_zero(1, &env->vfp.standard_fp_status);
125
 
    set_flush_inputs_to_zero(1, &env->vfp.standard_fp_status);
126
 
    set_default_nan_mode(1, &env->vfp.standard_fp_status);
127
 
    set_float_detect_tininess(float_tininess_before_rounding,
128
 
                              &env->vfp.fp_status);
129
 
    set_float_detect_tininess(float_tininess_before_rounding,
130
 
                              &env->vfp.standard_fp_status);
131
 
    tlb_flush(env, 1);
132
 
    /* Reset is a state change for some CPUARMState fields which we
133
 
     * bake assumptions about into translated code, so we need to
134
 
     * tb_flush().
135
 
     */
136
 
    tb_flush(env);
137
 
}
138
 
 
139
 
#ifndef CONFIG_USER_ONLY
140
 
static void arm_cpu_set_irq(void *opaque, int irq, int level)
141
 
{
142
 
    ARMCPU *cpu = opaque;
143
 
    CPUState *cs = CPU(cpu);
144
 
 
145
 
    switch (irq) {
146
 
    case ARM_CPU_IRQ:
147
 
        if (level) {
148
 
            cpu_interrupt(cs, CPU_INTERRUPT_HARD);
149
 
        } else {
150
 
            cpu_reset_interrupt(cs, CPU_INTERRUPT_HARD);
151
 
        }
152
 
        break;
153
 
    case ARM_CPU_FIQ:
154
 
        if (level) {
155
 
            cpu_interrupt(cs, CPU_INTERRUPT_FIQ);
156
 
        } else {
157
 
            cpu_reset_interrupt(cs, CPU_INTERRUPT_FIQ);
158
 
        }
159
 
        break;
160
 
    default:
161
 
        hw_error("arm_cpu_set_irq: Bad interrupt line %d\n", irq);
162
 
    }
163
 
}
164
 
 
165
 
static void arm_cpu_kvm_set_irq(void *opaque, int irq, int level)
166
 
{
167
 
#ifdef CONFIG_KVM
168
 
    ARMCPU *cpu = opaque;
169
 
    CPUState *cs = CPU(cpu);
170
 
    int kvm_irq = KVM_ARM_IRQ_TYPE_CPU << KVM_ARM_IRQ_TYPE_SHIFT;
171
 
 
172
 
    switch (irq) {
173
 
    case ARM_CPU_IRQ:
174
 
        kvm_irq |= KVM_ARM_IRQ_CPU_IRQ;
175
 
        break;
176
 
    case ARM_CPU_FIQ:
177
 
        kvm_irq |= KVM_ARM_IRQ_CPU_FIQ;
178
 
        break;
179
 
    default:
180
 
        hw_error("arm_cpu_kvm_set_irq: Bad interrupt line %d\n", irq);
181
 
    }
182
 
    kvm_irq |= cs->cpu_index << KVM_ARM_IRQ_VCPU_SHIFT;
183
 
    kvm_set_irq(kvm_state, kvm_irq, level ? 1 : 0);
184
 
#endif
185
 
}
186
 
#endif
187
 
 
188
 
static inline void set_feature(CPUARMState *env, int feature)
189
 
{
190
 
    env->features |= 1ULL << feature;
191
 
}
192
 
 
193
 
static void arm_cpu_initfn(Object *obj)
194
 
{
195
 
    CPUState *cs = CPU(obj);
196
 
    ARMCPU *cpu = ARM_CPU(obj);
197
 
    static bool inited;
198
 
 
199
 
    cs->env_ptr = &cpu->env;
200
 
    cpu_exec_init(&cpu->env);
201
 
    cpu->cp_regs = g_hash_table_new_full(g_int_hash, g_int_equal,
202
 
                                         g_free, g_free);
203
 
 
204
 
#ifndef CONFIG_USER_ONLY
205
 
    /* Our inbound IRQ and FIQ lines */
206
 
    if (kvm_enabled()) {
207
 
        qdev_init_gpio_in(DEVICE(cpu), arm_cpu_kvm_set_irq, 2);
208
 
    } else {
209
 
        qdev_init_gpio_in(DEVICE(cpu), arm_cpu_set_irq, 2);
210
 
    }
211
 
 
212
 
    cpu->gt_timer[GTIMER_PHYS] = timer_new(QEMU_CLOCK_VIRTUAL, GTIMER_SCALE,
213
 
                                                arm_gt_ptimer_cb, cpu);
214
 
    cpu->gt_timer[GTIMER_VIRT] = timer_new(QEMU_CLOCK_VIRTUAL, GTIMER_SCALE,
215
 
                                                arm_gt_vtimer_cb, cpu);
216
 
    qdev_init_gpio_out(DEVICE(cpu), cpu->gt_timer_outputs,
217
 
                       ARRAY_SIZE(cpu->gt_timer_outputs));
218
 
#endif
219
 
 
220
 
    if (tcg_enabled() && !inited) {
221
 
        inited = true;
222
 
        arm_translate_init();
223
 
    }
224
 
}
225
 
 
226
 
static void arm_cpu_finalizefn(Object *obj)
227
 
{
228
 
    ARMCPU *cpu = ARM_CPU(obj);
229
 
    g_hash_table_destroy(cpu->cp_regs);
230
 
}
231
 
 
232
 
static void arm_cpu_realizefn(DeviceState *dev, Error **errp)
233
 
{
234
 
    CPUState *cs = CPU(dev);
235
 
    ARMCPU *cpu = ARM_CPU(dev);
236
 
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(dev);
237
 
    CPUARMState *env = &cpu->env;
238
 
 
239
 
    /* Some features automatically imply others: */
240
 
    if (arm_feature(env, ARM_FEATURE_V8)) {
241
 
        set_feature(env, ARM_FEATURE_V7);
242
 
        set_feature(env, ARM_FEATURE_ARM_DIV);
243
 
        set_feature(env, ARM_FEATURE_LPAE);
244
 
    }
245
 
    if (arm_feature(env, ARM_FEATURE_V7)) {
246
 
        set_feature(env, ARM_FEATURE_VAPA);
247
 
        set_feature(env, ARM_FEATURE_THUMB2);
248
 
        set_feature(env, ARM_FEATURE_MPIDR);
249
 
        if (!arm_feature(env, ARM_FEATURE_M)) {
250
 
            set_feature(env, ARM_FEATURE_V6K);
251
 
        } else {
252
 
            set_feature(env, ARM_FEATURE_V6);
253
 
        }
254
 
    }
255
 
    if (arm_feature(env, ARM_FEATURE_V6K)) {
256
 
        set_feature(env, ARM_FEATURE_V6);
257
 
        set_feature(env, ARM_FEATURE_MVFR);
258
 
    }
259
 
    if (arm_feature(env, ARM_FEATURE_V6)) {
260
 
        set_feature(env, ARM_FEATURE_V5);
261
 
        if (!arm_feature(env, ARM_FEATURE_M)) {
262
 
            set_feature(env, ARM_FEATURE_AUXCR);
263
 
        }
264
 
    }
265
 
    if (arm_feature(env, ARM_FEATURE_V5)) {
266
 
        set_feature(env, ARM_FEATURE_V4T);
267
 
    }
268
 
    if (arm_feature(env, ARM_FEATURE_M)) {
269
 
        set_feature(env, ARM_FEATURE_THUMB_DIV);
270
 
    }
271
 
    if (arm_feature(env, ARM_FEATURE_ARM_DIV)) {
272
 
        set_feature(env, ARM_FEATURE_THUMB_DIV);
273
 
    }
274
 
    if (arm_feature(env, ARM_FEATURE_VFP4)) {
275
 
        set_feature(env, ARM_FEATURE_VFP3);
276
 
    }
277
 
    if (arm_feature(env, ARM_FEATURE_VFP3)) {
278
 
        set_feature(env, ARM_FEATURE_VFP);
279
 
    }
280
 
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
281
 
        set_feature(env, ARM_FEATURE_V7MP);
282
 
        set_feature(env, ARM_FEATURE_PXN);
283
 
    }
284
 
 
285
 
    register_cp_regs_for_features(cpu);
286
 
    arm_cpu_register_gdb_regs_for_features(cpu);
287
 
 
288
 
    init_cpreg_list(cpu);
289
 
 
290
 
    cpu_reset(cs);
291
 
    qemu_init_vcpu(cs);
292
 
 
293
 
    acc->parent_realize(dev, errp);
294
 
}
295
 
 
296
 
static ObjectClass *arm_cpu_class_by_name(const char *cpu_model)
297
 
{
298
 
    ObjectClass *oc;
299
 
    char *typename;
300
 
 
301
 
    if (!cpu_model) {
302
 
        return NULL;
303
 
    }
304
 
 
305
 
    typename = g_strdup_printf("%s-" TYPE_ARM_CPU, cpu_model);
306
 
    oc = object_class_by_name(typename);
307
 
    g_free(typename);
308
 
    if (!oc || !object_class_dynamic_cast(oc, TYPE_ARM_CPU) ||
309
 
        object_class_is_abstract(oc)) {
310
 
        return NULL;
311
 
    }
312
 
    return oc;
313
 
}
314
 
 
315
 
/* CPU models. These are not needed for the AArch64 linux-user build. */
316
 
#if !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64)
317
 
 
318
 
static void arm926_initfn(Object *obj)
319
 
{
320
 
    ARMCPU *cpu = ARM_CPU(obj);
321
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
322
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
323
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
324
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
325
 
    cpu->midr = 0x41069265;
326
 
    cpu->reset_fpsid = 0x41011090;
327
 
    cpu->ctr = 0x1dd20d2;
328
 
    cpu->reset_sctlr = 0x00090078;
329
 
}
330
 
 
331
 
static void arm946_initfn(Object *obj)
332
 
{
333
 
    ARMCPU *cpu = ARM_CPU(obj);
334
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
335
 
    set_feature(&cpu->env, ARM_FEATURE_MPU);
336
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
337
 
    cpu->midr = 0x41059461;
338
 
    cpu->ctr = 0x0f004006;
339
 
    cpu->reset_sctlr = 0x00000078;
340
 
}
341
 
 
342
 
static void arm1026_initfn(Object *obj)
343
 
{
344
 
    ARMCPU *cpu = ARM_CPU(obj);
345
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
346
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
347
 
    set_feature(&cpu->env, ARM_FEATURE_AUXCR);
348
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
349
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
350
 
    cpu->midr = 0x4106a262;
351
 
    cpu->reset_fpsid = 0x410110a0;
352
 
    cpu->ctr = 0x1dd20d2;
353
 
    cpu->reset_sctlr = 0x00090078;
354
 
    cpu->reset_auxcr = 1;
355
 
    {
356
 
        /* The 1026 had an IFAR at c6,c0,0,1 rather than the ARMv6 c6,c0,0,2 */
357
 
        ARMCPRegInfo ifar = {
358
 
            .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
359
 
            .access = PL1_RW,
360
 
            .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
361
 
            .resetvalue = 0
362
 
        };
363
 
        define_one_arm_cp_reg(cpu, &ifar);
364
 
    }
365
 
}
366
 
 
367
 
static void arm1136_r2_initfn(Object *obj)
368
 
{
369
 
    ARMCPU *cpu = ARM_CPU(obj);
370
 
    /* What qemu calls "arm1136_r2" is actually the 1136 r0p2, ie an
371
 
     * older core than plain "arm1136". In particular this does not
372
 
     * have the v6K features.
373
 
     * These ID register values are correct for 1136 but may be wrong
374
 
     * for 1136_r2 (in particular r0p2 does not actually implement most
375
 
     * of the ID registers).
376
 
     */
377
 
    set_feature(&cpu->env, ARM_FEATURE_V6);
378
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
379
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
380
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
381
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
382
 
    cpu->midr = 0x4107b362;
383
 
    cpu->reset_fpsid = 0x410120b4;
384
 
    cpu->mvfr0 = 0x11111111;
385
 
    cpu->mvfr1 = 0x00000000;
386
 
    cpu->ctr = 0x1dd20d2;
387
 
    cpu->reset_sctlr = 0x00050078;
388
 
    cpu->id_pfr0 = 0x111;
389
 
    cpu->id_pfr1 = 0x1;
390
 
    cpu->id_dfr0 = 0x2;
391
 
    cpu->id_afr0 = 0x3;
392
 
    cpu->id_mmfr0 = 0x01130003;
393
 
    cpu->id_mmfr1 = 0x10030302;
394
 
    cpu->id_mmfr2 = 0x01222110;
395
 
    cpu->id_isar0 = 0x00140011;
396
 
    cpu->id_isar1 = 0x12002111;
397
 
    cpu->id_isar2 = 0x11231111;
398
 
    cpu->id_isar3 = 0x01102131;
399
 
    cpu->id_isar4 = 0x141;
400
 
    cpu->reset_auxcr = 7;
401
 
}
402
 
 
403
 
static void arm1136_initfn(Object *obj)
404
 
{
405
 
    ARMCPU *cpu = ARM_CPU(obj);
406
 
    set_feature(&cpu->env, ARM_FEATURE_V6K);
407
 
    set_feature(&cpu->env, ARM_FEATURE_V6);
408
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
409
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
410
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
411
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
412
 
    cpu->midr = 0x4117b363;
413
 
    cpu->reset_fpsid = 0x410120b4;
414
 
    cpu->mvfr0 = 0x11111111;
415
 
    cpu->mvfr1 = 0x00000000;
416
 
    cpu->ctr = 0x1dd20d2;
417
 
    cpu->reset_sctlr = 0x00050078;
418
 
    cpu->id_pfr0 = 0x111;
419
 
    cpu->id_pfr1 = 0x1;
420
 
    cpu->id_dfr0 = 0x2;
421
 
    cpu->id_afr0 = 0x3;
422
 
    cpu->id_mmfr0 = 0x01130003;
423
 
    cpu->id_mmfr1 = 0x10030302;
424
 
    cpu->id_mmfr2 = 0x01222110;
425
 
    cpu->id_isar0 = 0x00140011;
426
 
    cpu->id_isar1 = 0x12002111;
427
 
    cpu->id_isar2 = 0x11231111;
428
 
    cpu->id_isar3 = 0x01102131;
429
 
    cpu->id_isar4 = 0x141;
430
 
    cpu->reset_auxcr = 7;
431
 
}
432
 
 
433
 
static void arm1176_initfn(Object *obj)
434
 
{
435
 
    ARMCPU *cpu = ARM_CPU(obj);
436
 
    set_feature(&cpu->env, ARM_FEATURE_V6K);
437
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
438
 
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
439
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
440
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
441
 
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
442
 
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
443
 
    cpu->midr = 0x410fb767;
444
 
    cpu->reset_fpsid = 0x410120b5;
445
 
    cpu->mvfr0 = 0x11111111;
446
 
    cpu->mvfr1 = 0x00000000;
447
 
    cpu->ctr = 0x1dd20d2;
448
 
    cpu->reset_sctlr = 0x00050078;
449
 
    cpu->id_pfr0 = 0x111;
450
 
    cpu->id_pfr1 = 0x11;
451
 
    cpu->id_dfr0 = 0x33;
452
 
    cpu->id_afr0 = 0;
453
 
    cpu->id_mmfr0 = 0x01130003;
454
 
    cpu->id_mmfr1 = 0x10030302;
455
 
    cpu->id_mmfr2 = 0x01222100;
456
 
    cpu->id_isar0 = 0x0140011;
457
 
    cpu->id_isar1 = 0x12002111;
458
 
    cpu->id_isar2 = 0x11231121;
459
 
    cpu->id_isar3 = 0x01102131;
460
 
    cpu->id_isar4 = 0x01141;
461
 
    cpu->reset_auxcr = 7;
462
 
}
463
 
 
464
 
static void arm11mpcore_initfn(Object *obj)
465
 
{
466
 
    ARMCPU *cpu = ARM_CPU(obj);
467
 
    set_feature(&cpu->env, ARM_FEATURE_V6K);
468
 
    set_feature(&cpu->env, ARM_FEATURE_VFP);
469
 
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
470
 
    set_feature(&cpu->env, ARM_FEATURE_MPIDR);
471
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
472
 
    cpu->midr = 0x410fb022;
473
 
    cpu->reset_fpsid = 0x410120b4;
474
 
    cpu->mvfr0 = 0x11111111;
475
 
    cpu->mvfr1 = 0x00000000;
476
 
    cpu->ctr = 0x1d192992; /* 32K icache 32K dcache */
477
 
    cpu->id_pfr0 = 0x111;
478
 
    cpu->id_pfr1 = 0x1;
479
 
    cpu->id_dfr0 = 0;
480
 
    cpu->id_afr0 = 0x2;
481
 
    cpu->id_mmfr0 = 0x01100103;
482
 
    cpu->id_mmfr1 = 0x10020302;
483
 
    cpu->id_mmfr2 = 0x01222000;
484
 
    cpu->id_isar0 = 0x00100011;
485
 
    cpu->id_isar1 = 0x12002111;
486
 
    cpu->id_isar2 = 0x11221011;
487
 
    cpu->id_isar3 = 0x01102131;
488
 
    cpu->id_isar4 = 0x141;
489
 
    cpu->reset_auxcr = 1;
490
 
}
491
 
 
492
 
static void cortex_m3_initfn(Object *obj)
493
 
{
494
 
    ARMCPU *cpu = ARM_CPU(obj);
495
 
    set_feature(&cpu->env, ARM_FEATURE_V7);
496
 
    set_feature(&cpu->env, ARM_FEATURE_M);
497
 
    cpu->midr = 0x410fc231;
498
 
}
499
 
 
500
 
static void arm_v7m_class_init(ObjectClass *oc, void *data)
501
 
{
502
 
#ifndef CONFIG_USER_ONLY
503
 
    CPUClass *cc = CPU_CLASS(oc);
504
 
 
505
 
    cc->do_interrupt = arm_v7m_cpu_do_interrupt;
506
 
#endif
507
 
}
508
 
 
509
 
static const ARMCPRegInfo cortexa8_cp_reginfo[] = {
510
 
    { .name = "L2LOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 0,
511
 
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
512
 
    { .name = "L2AUXCR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
513
 
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
514
 
    REGINFO_SENTINEL
515
 
};
516
 
 
517
 
static void cortex_a8_initfn(Object *obj)
518
 
{
519
 
    ARMCPU *cpu = ARM_CPU(obj);
520
 
    set_feature(&cpu->env, ARM_FEATURE_V7);
521
 
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
522
 
    set_feature(&cpu->env, ARM_FEATURE_NEON);
523
 
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
524
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
525
 
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
526
 
    cpu->midr = 0x410fc080;
527
 
    cpu->reset_fpsid = 0x410330c0;
528
 
    cpu->mvfr0 = 0x11110222;
529
 
    cpu->mvfr1 = 0x00011100;
530
 
    cpu->ctr = 0x82048004;
531
 
    cpu->reset_sctlr = 0x00c50078;
532
 
    cpu->id_pfr0 = 0x1031;
533
 
    cpu->id_pfr1 = 0x11;
534
 
    cpu->id_dfr0 = 0x400;
535
 
    cpu->id_afr0 = 0;
536
 
    cpu->id_mmfr0 = 0x31100003;
537
 
    cpu->id_mmfr1 = 0x20000000;
538
 
    cpu->id_mmfr2 = 0x01202000;
539
 
    cpu->id_mmfr3 = 0x11;
540
 
    cpu->id_isar0 = 0x00101111;
541
 
    cpu->id_isar1 = 0x12112111;
542
 
    cpu->id_isar2 = 0x21232031;
543
 
    cpu->id_isar3 = 0x11112131;
544
 
    cpu->id_isar4 = 0x00111142;
545
 
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
546
 
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
547
 
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
548
 
    cpu->ccsidr[2] = 0xf0000000; /* No L2 icache. */
549
 
    cpu->reset_auxcr = 2;
550
 
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
551
 
}
552
 
 
553
 
static void cortex_a8_r2_initfn(Object *obj)
554
 
{
555
 
    /* TODO:
556
 
     * 1. do we really need this?
557
 
     * 2. are these register values all correct? mostly same as A8 currently
558
 
     */
559
 
    ARMCPU *cpu = ARM_CPU(obj);
560
 
    set_feature(&cpu->env, ARM_FEATURE_V7);
561
 
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
562
 
    set_feature(&cpu->env, ARM_FEATURE_NEON);
563
 
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
564
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
565
 
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
566
 
    cpu->midr = 0x410fc083;
567
 
    cpu->reset_fpsid = 0x410330c2;
568
 
    cpu->mvfr0 = 0x11110222;
569
 
    cpu->mvfr1 = 0x00011111;
570
 
    cpu->ctr = 0x82048004;
571
 
    cpu->reset_sctlr = 0x00c50078;
572
 
    cpu->id_pfr0 = 0x1031;
573
 
    cpu->id_pfr1 = 0x11;
574
 
    cpu->id_dfr0 = 0x400;
575
 
    cpu->id_afr0 = 0;
576
 
    cpu->id_mmfr0 = 0x31100003;
577
 
    cpu->id_mmfr1 = 0x20000000;
578
 
    cpu->id_mmfr2 = 0x01202000;
579
 
    cpu->id_mmfr3 = 0x11;
580
 
    cpu->id_isar0 = 0x00101111;
581
 
    cpu->id_isar1 = 0x12112111;
582
 
    cpu->id_isar2 = 0x21232031;
583
 
    cpu->id_isar3 = 0x11112131;
584
 
    cpu->id_isar4 = 0x00111142;
585
 
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
586
 
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
587
 
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
588
 
    cpu->ccsidr[2] = 0xf03fe03a; /* 256k L2 cache. */
589
 
    cpu->reset_auxcr = 2;
590
 
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
591
 
}
592
 
 
593
 
static const ARMCPRegInfo cortexa9_cp_reginfo[] = {
594
 
    /* power_control should be set to maximum latency. Again,
595
 
     * default to 0 and set by private hook
596
 
     */
597
 
    { .name = "A9_PWRCTL", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
598
 
      .access = PL1_RW, .resetvalue = 0,
599
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_control) },
600
 
    { .name = "A9_DIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 1,
601
 
      .access = PL1_RW, .resetvalue = 0,
602
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_diagnostic) },
603
 
    { .name = "A9_PWRDIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 2,
604
 
      .access = PL1_RW, .resetvalue = 0,
605
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_diagnostic) },
606
 
    { .name = "NEONBUSY", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
607
 
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
608
 
    /* TLB lockdown control */
609
 
    { .name = "TLB_LOCKR", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 2,
610
 
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
611
 
    { .name = "TLB_LOCKW", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 4,
612
 
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
613
 
    { .name = "TLB_VA", .cp = 15, .crn = 15, .crm = 5, .opc1 = 5, .opc2 = 2,
614
 
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
615
 
    { .name = "TLB_PA", .cp = 15, .crn = 15, .crm = 6, .opc1 = 5, .opc2 = 2,
616
 
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
617
 
    { .name = "TLB_ATTR", .cp = 15, .crn = 15, .crm = 7, .opc1 = 5, .opc2 = 2,
618
 
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
619
 
    REGINFO_SENTINEL
620
 
};
621
 
 
622
 
static void cortex_a9_initfn(Object *obj)
623
 
{
624
 
    ARMCPU *cpu = ARM_CPU(obj);
625
 
    set_feature(&cpu->env, ARM_FEATURE_V7);
626
 
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
627
 
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
628
 
    set_feature(&cpu->env, ARM_FEATURE_NEON);
629
 
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
630
 
    /* Note that A9 supports the MP extensions even for
631
 
     * A9UP and single-core A9MP (which are both different
632
 
     * and valid configurations; we don't model A9UP).
633
 
     */
634
 
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
635
 
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
636
 
    cpu->midr = 0x410fc090;
637
 
    cpu->reset_fpsid = 0x41033090;
638
 
    cpu->mvfr0 = 0x11110222;
639
 
    cpu->mvfr1 = 0x01111111;
640
 
    cpu->ctr = 0x80038003;
641
 
    cpu->reset_sctlr = 0x00c50078;
642
 
    cpu->id_pfr0 = 0x1031;
643
 
    cpu->id_pfr1 = 0x11;
644
 
    cpu->id_dfr0 = 0x000;
645
 
    cpu->id_afr0 = 0;
646
 
    cpu->id_mmfr0 = 0x00100103;
647
 
    cpu->id_mmfr1 = 0x20000000;
648
 
    cpu->id_mmfr2 = 0x01230000;
649
 
    cpu->id_mmfr3 = 0x00002111;
650
 
    cpu->id_isar0 = 0x00101111;
651
 
    cpu->id_isar1 = 0x13112111;
652
 
    cpu->id_isar2 = 0x21232041;
653
 
    cpu->id_isar3 = 0x11112131;
654
 
    cpu->id_isar4 = 0x00111142;
655
 
    cpu->clidr = (1 << 27) | (1 << 24) | 3;
656
 
    cpu->ccsidr[0] = 0xe00fe015; /* 16k L1 dcache. */
657
 
    cpu->ccsidr[1] = 0x200fe015; /* 16k L1 icache. */
658
 
    {
659
 
        ARMCPRegInfo cbar = {
660
 
            .name = "CBAR", .cp = 15, .crn = 15,  .crm = 0, .opc1 = 4,
661
 
            .opc2 = 0, .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
662
 
            .fieldoffset = offsetof(CPUARMState, cp15.c15_config_base_address)
663
 
        };
664
 
        define_one_arm_cp_reg(cpu, &cbar);
665
 
        define_arm_cp_regs(cpu, cortexa9_cp_reginfo);
666
 
    }
667
 
}
668
 
 
669
 
#ifndef CONFIG_USER_ONLY
670
 
static int a15_l2ctlr_read(CPUARMState *env, const ARMCPRegInfo *ri,
671
 
                           uint64_t *value)
672
 
{
673
 
    /* Linux wants the number of processors from here.
674
 
     * Might as well set the interrupt-controller bit too.
675
 
     */
676
 
    *value = ((smp_cpus - 1) << 24) | (1 << 23);
677
 
    return 0;
678
 
}
679
 
#endif
680
 
 
681
 
static const ARMCPRegInfo cortexa15_cp_reginfo[] = {
682
 
#ifndef CONFIG_USER_ONLY
683
 
    { .name = "L2CTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
684
 
      .access = PL1_RW, .resetvalue = 0, .readfn = a15_l2ctlr_read,
685
 
      .writefn = arm_cp_write_ignore, },
686
 
#endif
687
 
    { .name = "L2ECTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 3,
688
 
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
689
 
    REGINFO_SENTINEL
690
 
};
691
 
 
692
 
static void cortex_a15_initfn(Object *obj)
693
 
{
694
 
    ARMCPU *cpu = ARM_CPU(obj);
695
 
    set_feature(&cpu->env, ARM_FEATURE_V7);
696
 
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
697
 
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
698
 
    set_feature(&cpu->env, ARM_FEATURE_NEON);
699
 
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
700
 
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
701
 
    set_feature(&cpu->env, ARM_FEATURE_GENERIC_TIMER);
702
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
703
 
    set_feature(&cpu->env, ARM_FEATURE_LPAE);
704
 
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
705
 
    cpu->midr = 0x412fc0f1;
706
 
    cpu->reset_fpsid = 0x410430f0;
707
 
    cpu->mvfr0 = 0x10110222;
708
 
    cpu->mvfr1 = 0x11111111;
709
 
    cpu->ctr = 0x8444c004;
710
 
    cpu->reset_sctlr = 0x00c50078;
711
 
    cpu->id_pfr0 = 0x00001131;
712
 
    cpu->id_pfr1 = 0x00011011;
713
 
    cpu->id_dfr0 = 0x02010555;
714
 
    cpu->id_afr0 = 0x00000000;
715
 
    cpu->id_mmfr0 = 0x10201105;
716
 
    cpu->id_mmfr1 = 0x20000000;
717
 
    cpu->id_mmfr2 = 0x01240000;
718
 
    cpu->id_mmfr3 = 0x02102211;
719
 
    cpu->id_isar0 = 0x02101110;
720
 
    cpu->id_isar1 = 0x13112111;
721
 
    cpu->id_isar2 = 0x21232041;
722
 
    cpu->id_isar3 = 0x11112131;
723
 
    cpu->id_isar4 = 0x10011142;
724
 
    cpu->clidr = 0x0a200023;
725
 
    cpu->ccsidr[0] = 0x701fe00a; /* 32K L1 dcache */
726
 
    cpu->ccsidr[1] = 0x201fe00a; /* 32K L1 icache */
727
 
    cpu->ccsidr[2] = 0x711fe07a; /* 4096K L2 unified cache */
728
 
    define_arm_cp_regs(cpu, cortexa15_cp_reginfo);
729
 
}
730
 
 
731
 
static void ti925t_initfn(Object *obj)
732
 
{
733
 
    ARMCPU *cpu = ARM_CPU(obj);
734
 
    set_feature(&cpu->env, ARM_FEATURE_V4T);
735
 
    set_feature(&cpu->env, ARM_FEATURE_OMAPCP);
736
 
    cpu->midr = ARM_CPUID_TI925T;
737
 
    cpu->ctr = 0x5109149;
738
 
    cpu->reset_sctlr = 0x00000070;
739
 
}
740
 
 
741
 
static void sa1100_initfn(Object *obj)
742
 
{
743
 
    ARMCPU *cpu = ARM_CPU(obj);
744
 
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
745
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
746
 
    cpu->midr = 0x4401A11B;
747
 
    cpu->reset_sctlr = 0x00000070;
748
 
}
749
 
 
750
 
static void sa1110_initfn(Object *obj)
751
 
{
752
 
    ARMCPU *cpu = ARM_CPU(obj);
753
 
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
754
 
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
755
 
    cpu->midr = 0x6901B119;
756
 
    cpu->reset_sctlr = 0x00000070;
757
 
}
758
 
 
759
 
static void pxa250_initfn(Object *obj)
760
 
{
761
 
    ARMCPU *cpu = ARM_CPU(obj);
762
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
763
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
764
 
    cpu->midr = 0x69052100;
765
 
    cpu->ctr = 0xd172172;
766
 
    cpu->reset_sctlr = 0x00000078;
767
 
}
768
 
 
769
 
static void pxa255_initfn(Object *obj)
770
 
{
771
 
    ARMCPU *cpu = ARM_CPU(obj);
772
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
773
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
774
 
    cpu->midr = 0x69052d00;
775
 
    cpu->ctr = 0xd172172;
776
 
    cpu->reset_sctlr = 0x00000078;
777
 
}
778
 
 
779
 
static void pxa260_initfn(Object *obj)
780
 
{
781
 
    ARMCPU *cpu = ARM_CPU(obj);
782
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
783
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
784
 
    cpu->midr = 0x69052903;
785
 
    cpu->ctr = 0xd172172;
786
 
    cpu->reset_sctlr = 0x00000078;
787
 
}
788
 
 
789
 
static void pxa261_initfn(Object *obj)
790
 
{
791
 
    ARMCPU *cpu = ARM_CPU(obj);
792
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
793
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
794
 
    cpu->midr = 0x69052d05;
795
 
    cpu->ctr = 0xd172172;
796
 
    cpu->reset_sctlr = 0x00000078;
797
 
}
798
 
 
799
 
static void pxa262_initfn(Object *obj)
800
 
{
801
 
    ARMCPU *cpu = ARM_CPU(obj);
802
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
803
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
804
 
    cpu->midr = 0x69052d06;
805
 
    cpu->ctr = 0xd172172;
806
 
    cpu->reset_sctlr = 0x00000078;
807
 
}
808
 
 
809
 
static void pxa270a0_initfn(Object *obj)
810
 
{
811
 
    ARMCPU *cpu = ARM_CPU(obj);
812
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
813
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
814
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
815
 
    cpu->midr = 0x69054110;
816
 
    cpu->ctr = 0xd172172;
817
 
    cpu->reset_sctlr = 0x00000078;
818
 
}
819
 
 
820
 
static void pxa270a1_initfn(Object *obj)
821
 
{
822
 
    ARMCPU *cpu = ARM_CPU(obj);
823
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
824
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
825
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
826
 
    cpu->midr = 0x69054111;
827
 
    cpu->ctr = 0xd172172;
828
 
    cpu->reset_sctlr = 0x00000078;
829
 
}
830
 
 
831
 
static void pxa270b0_initfn(Object *obj)
832
 
{
833
 
    ARMCPU *cpu = ARM_CPU(obj);
834
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
835
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
836
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
837
 
    cpu->midr = 0x69054112;
838
 
    cpu->ctr = 0xd172172;
839
 
    cpu->reset_sctlr = 0x00000078;
840
 
}
841
 
 
842
 
static void pxa270b1_initfn(Object *obj)
843
 
{
844
 
    ARMCPU *cpu = ARM_CPU(obj);
845
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
846
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
847
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
848
 
    cpu->midr = 0x69054113;
849
 
    cpu->ctr = 0xd172172;
850
 
    cpu->reset_sctlr = 0x00000078;
851
 
}
852
 
 
853
 
static void pxa270c0_initfn(Object *obj)
854
 
{
855
 
    ARMCPU *cpu = ARM_CPU(obj);
856
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
857
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
858
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
859
 
    cpu->midr = 0x69054114;
860
 
    cpu->ctr = 0xd172172;
861
 
    cpu->reset_sctlr = 0x00000078;
862
 
}
863
 
 
864
 
static void pxa270c5_initfn(Object *obj)
865
 
{
866
 
    ARMCPU *cpu = ARM_CPU(obj);
867
 
    set_feature(&cpu->env, ARM_FEATURE_V5);
868
 
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
869
 
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
870
 
    cpu->midr = 0x69054117;
871
 
    cpu->ctr = 0xd172172;
872
 
    cpu->reset_sctlr = 0x00000078;
873
 
}
874
 
 
875
 
#ifdef CONFIG_USER_ONLY
876
 
static void arm_any_initfn(Object *obj)
877
 
{
878
 
    ARMCPU *cpu = ARM_CPU(obj);
879
 
    set_feature(&cpu->env, ARM_FEATURE_V8);
880
 
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
881
 
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
882
 
    set_feature(&cpu->env, ARM_FEATURE_NEON);
883
 
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
884
 
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
885
 
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
886
 
#ifdef TARGET_AARCH64
887
 
    set_feature(&cpu->env, ARM_FEATURE_AARCH64);
888
 
#endif
889
 
    cpu->midr = 0xffffffff;
890
 
}
891
 
#endif
892
 
 
893
 
#endif /* !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64) */
894
 
 
895
 
typedef struct ARMCPUInfo {
896
 
    const char *name;
897
 
    void (*initfn)(Object *obj);
898
 
    void (*class_init)(ObjectClass *oc, void *data);
899
 
} ARMCPUInfo;
900
 
 
901
 
static const ARMCPUInfo arm_cpus[] = {
902
 
#if !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64)
903
 
    { .name = "arm926",      .initfn = arm926_initfn },
904
 
    { .name = "arm946",      .initfn = arm946_initfn },
905
 
    { .name = "arm1026",     .initfn = arm1026_initfn },
906
 
    /* What QEMU calls "arm1136-r2" is actually the 1136 r0p2, i.e. an
907
 
     * older core than plain "arm1136". In particular this does not
908
 
     * have the v6K features.
909
 
     */
910
 
    { .name = "arm1136-r2",  .initfn = arm1136_r2_initfn },
911
 
    { .name = "arm1136",     .initfn = arm1136_initfn },
912
 
    { .name = "arm1176",     .initfn = arm1176_initfn },
913
 
    { .name = "arm11mpcore", .initfn = arm11mpcore_initfn },
914
 
    { .name = "cortex-m3",   .initfn = cortex_m3_initfn,
915
 
                             .class_init = arm_v7m_class_init },
916
 
    { .name = "cortex-a8",   .initfn = cortex_a8_initfn },
917
 
    { .name = "cortex-a8-r2",.initfn = cortex_a8_r2_initfn },
918
 
    { .name = "cortex-a9",   .initfn = cortex_a9_initfn },
919
 
    { .name = "cortex-a15",  .initfn = cortex_a15_initfn },
920
 
    { .name = "ti925t",      .initfn = ti925t_initfn },
921
 
    { .name = "sa1100",      .initfn = sa1100_initfn },
922
 
    { .name = "sa1110",      .initfn = sa1110_initfn },
923
 
    { .name = "pxa250",      .initfn = pxa250_initfn },
924
 
    { .name = "pxa255",      .initfn = pxa255_initfn },
925
 
    { .name = "pxa260",      .initfn = pxa260_initfn },
926
 
    { .name = "pxa261",      .initfn = pxa261_initfn },
927
 
    { .name = "pxa262",      .initfn = pxa262_initfn },
928
 
    /* "pxa270" is an alias for "pxa270-a0" */
929
 
    { .name = "pxa270",      .initfn = pxa270a0_initfn },
930
 
    { .name = "pxa270-a0",   .initfn = pxa270a0_initfn },
931
 
    { .name = "pxa270-a1",   .initfn = pxa270a1_initfn },
932
 
    { .name = "pxa270-b0",   .initfn = pxa270b0_initfn },
933
 
    { .name = "pxa270-b1",   .initfn = pxa270b1_initfn },
934
 
    { .name = "pxa270-c0",   .initfn = pxa270c0_initfn },
935
 
    { .name = "pxa270-c5",   .initfn = pxa270c5_initfn },
936
 
#ifdef CONFIG_USER_ONLY
937
 
    { .name = "any",         .initfn = arm_any_initfn },
938
 
#endif
939
 
#endif
940
 
};
941
 
 
942
 
static void arm_cpu_class_init(ObjectClass *oc, void *data)
943
 
{
944
 
    ARMCPUClass *acc = ARM_CPU_CLASS(oc);
945
 
    CPUClass *cc = CPU_CLASS(acc);
946
 
    DeviceClass *dc = DEVICE_CLASS(oc);
947
 
 
948
 
    acc->parent_realize = dc->realize;
949
 
    dc->realize = arm_cpu_realizefn;
950
 
 
951
 
    acc->parent_reset = cc->reset;
952
 
    cc->reset = arm_cpu_reset;
953
 
 
954
 
    cc->class_by_name = arm_cpu_class_by_name;
955
 
    cc->do_interrupt = arm_cpu_do_interrupt;
956
 
    cc->dump_state = arm_cpu_dump_state;
957
 
    cc->set_pc = arm_cpu_set_pc;
958
 
    cc->gdb_read_register = arm_cpu_gdb_read_register;
959
 
    cc->gdb_write_register = arm_cpu_gdb_write_register;
960
 
#ifndef CONFIG_USER_ONLY
961
 
    cc->get_phys_page_debug = arm_cpu_get_phys_page_debug;
962
 
    cc->vmsd = &vmstate_arm_cpu;
963
 
#endif
964
 
    cc->gdb_num_core_regs = 26;
965
 
    cc->gdb_core_xml_file = "arm-core.xml";
966
 
}
967
 
 
968
 
static void cpu_register(const ARMCPUInfo *info)
969
 
{
970
 
    TypeInfo type_info = {
971
 
        .parent = TYPE_ARM_CPU,
972
 
        .instance_size = sizeof(ARMCPU),
973
 
        .instance_init = info->initfn,
974
 
        .class_size = sizeof(ARMCPUClass),
975
 
        .class_init = info->class_init,
976
 
    };
977
 
 
978
 
    type_info.name = g_strdup_printf("%s-" TYPE_ARM_CPU, info->name);
979
 
    type_register(&type_info);
980
 
    g_free((void *)type_info.name);
981
 
}
982
 
 
983
 
static const TypeInfo arm_cpu_type_info = {
984
 
    .name = TYPE_ARM_CPU,
985
 
    .parent = TYPE_CPU,
986
 
    .instance_size = sizeof(ARMCPU),
987
 
    .instance_init = arm_cpu_initfn,
988
 
    .instance_finalize = arm_cpu_finalizefn,
989
 
    .abstract = true,
990
 
    .class_size = sizeof(ARMCPUClass),
991
 
    .class_init = arm_cpu_class_init,
992
 
};
993
 
 
994
 
static void arm_cpu_register_types(void)
995
 
{
996
 
    int i;
997
 
 
998
 
    type_register_static(&arm_cpu_type_info);
999
 
    for (i = 0; i < ARRAY_SIZE(arm_cpus); i++) {
1000
 
        cpu_register(&arm_cpus[i]);
1001
 
    }
1002
 
}
1003
 
 
1004
 
type_init(arm_cpu_register_types)