← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/ubuntu/arm64/0018-target-arm-Clean-up-handling-of-AArch64-PSTATE.patch/target-arm/cpu.c

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2014-02-04 12:13:08 UTC
  • mfrom: (10.1.45 sid)
  • Revision ID: package-import@ubuntu.com-20140204121308-1xq92lrfs75agw2g
Tags: 1.7.0+dfsg-3ubuntu1~ppa1
* Merge 1.7.0+dfsg-3 from debian.  Remaining changes:
  - debian/patches/ubuntu:
    * expose-vmx_qemu64cpu.patch
    * linaro (omap3) and arm64 patches
    * ubuntu/target-ppc-add-stubs-for-kvm-breakpoints: fix FTBFS
      on ppc
    * ubuntu/CVE-2013-4377.patch: fix denial of service via virtio
  - debian/qemu-system-x86.modprobe: set kvm_intel nested=1 options
  - debian/control:
    * add arm64 to Architectures
    * add qemu-common and qemu-system-aarch64 packages
  - debian/qemu-system-common.install: add debian/tmp/usr/lib
  - debian/qemu-system-common.preinst: add kvm group
  - debian/qemu-system-common.postinst: remove acl placed by udev,
    and add udevadm trigger.
  - qemu-system-x86.links: add eepro100.rom, remove pxe-virtio,
    pxe-e1000 and pxe-rtl8139.
  - add qemu-system-x86.qemu-kvm.upstart and .default
  - qemu-user-static.postinst-in: remove arm64 binfmt
  - debian/rules:
    * allow parallel build
    * add aarch64 to system_targets and sys_systems
    * add qemu-kvm-spice links
    * install qemu-system-x86.modprobe
  - add debian/qemu-system-common.links for OVMF.fd link
* Remove kvm-img, kvm-nbd, kvm-ifup and kvm-ifdown symlinks.

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/ubuntu/arm64/0018-target-arm-Clean-up-handling-of-AArch64-PSTATE.patch/target-arm/cpu.c
 
1
/*
 
2
 * QEMU ARM CPU
 
3
 *
 
4
 * Copyright (c) 2012 SUSE LINUX Products GmbH
 
5
 *
 
6
 * This program is free software; you can redistribute it and/or
 
7
 * modify it under the terms of the GNU General Public License
 
8
 * as published by the Free Software Foundation; either version 2
 
9
 * of the License, or (at your option) any later version.
 
10
 *
 
11
 * This program is distributed in the hope that it will be useful,
 
12
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 
13
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 
14
 * GNU General Public License for more details.
 
15
 *
 
16
 * You should have received a copy of the GNU General Public License
 
17
 * along with this program; if not, see
 
18
 * <http://www.gnu.org/licenses/gpl-2.0.html>
 
19
 */
 
20
 
 
21
#include "cpu.h"
 
22
#include "qemu-common.h"
 
23
#include "hw/qdev-properties.h"
 
24
#if !defined(CONFIG_USER_ONLY)
 
25
#include "hw/loader.h"
 
26
#endif
 
27
#include "hw/arm/arm.h"
 
28
#include "sysemu/sysemu.h"
 
29
#include "sysemu/kvm.h"
 
30
 
 
31
static void arm_cpu_set_pc(CPUState *cs, vaddr value)
 
32
{
 
33
    ARMCPU *cpu = ARM_CPU(cs);
 
34
 
 
35
    cpu->env.regs[15] = value;
 
36
}
 
37
 
 
38
static void cp_reg_reset(gpointer key, gpointer value, gpointer opaque)
 
39
{
 
40
    /* Reset a single ARMCPRegInfo register */
 
41
    ARMCPRegInfo *ri = value;
 
42
    ARMCPU *cpu = opaque;
 
43
 
 
44
    if (ri->type & ARM_CP_SPECIAL) {
 
45
        return;
 
46
    }
 
47
 
 
48
    if (ri->resetfn) {
 
49
        ri->resetfn(&cpu->env, ri);
 
50
        return;
 
51
    }
 
52
 
 
53
    /* A zero offset is never possible as it would be regs[0]
 
54
     * so we use it to indicate that reset is being handled elsewhere.
 
55
     * This is basically only used for fields in non-core coprocessors
 
56
     * (like the pxa2xx ones).
 
57
     */
 
58
    if (!ri->fieldoffset) {
 
59
        return;
 
60
    }
 
61
 
 
62
    if (ri->type & ARM_CP_64BIT) {
 
63
        CPREG_FIELD64(&cpu->env, ri) = ri->resetvalue;
 
64
    } else {
 
65
        CPREG_FIELD32(&cpu->env, ri) = ri->resetvalue;
 
66
    }
 
67
}
 
68
 
 
69
/* CPUClass::reset() */
 
70
static void arm_cpu_reset(CPUState *s)
 
71
{
 
72
    ARMCPU *cpu = ARM_CPU(s);
 
73
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(cpu);
 
74
    CPUARMState *env = &cpu->env;
 
75
 
 
76
    acc->parent_reset(s);
 
77
 
 
78
    memset(env, 0, offsetof(CPUARMState, breakpoints));
 
79
    g_hash_table_foreach(cpu->cp_regs, cp_reg_reset, cpu);
 
80
    env->vfp.xregs[ARM_VFP_FPSID] = cpu->reset_fpsid;
 
81
    env->vfp.xregs[ARM_VFP_MVFR0] = cpu->mvfr0;
 
82
    env->vfp.xregs[ARM_VFP_MVFR1] = cpu->mvfr1;
 
83
 
 
84
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
 
85
        env->iwmmxt.cregs[ARM_IWMMXT_wCID] = 0x69051000 | 'Q';
 
86
    }
 
87
 
 
88
    if (arm_feature(env, ARM_FEATURE_AARCH64)) {
 
89
        /* 64 bit CPUs always start in 64 bit mode */
 
90
        env->aarch64 = 1;
 
91
    }
 
92
 
 
93
#if defined(CONFIG_USER_ONLY)
 
94
    env->uncached_cpsr = ARM_CPU_MODE_USR;
 
95
    /* For user mode we must enable access to coprocessors */
 
96
    env->vfp.xregs[ARM_VFP_FPEXC] = 1 << 30;
 
97
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
 
98
        env->cp15.c15_cpar = 3;
 
99
    } else if (arm_feature(env, ARM_FEATURE_XSCALE)) {
 
100
        env->cp15.c15_cpar = 1;
 
101
    }
 
102
#else
 
103
    /* SVC mode with interrupts disabled.  */
 
104
    env->uncached_cpsr = ARM_CPU_MODE_SVC | CPSR_A | CPSR_F | CPSR_I;
 
105
    /* On ARMv7-M the CPSR_I is the value of the PRIMASK register, and is
 
106
       clear at reset.  Initial SP and PC are loaded from ROM.  */
 
107
    if (IS_M(env)) {
 
108
        uint32_t pc;
 
109
        uint8_t *rom;
 
110
        env->uncached_cpsr &= ~CPSR_I;
 
111
        rom = rom_ptr(0);
 
112
        if (rom) {
 
113
            /* We should really use ldl_phys here, in case the guest
 
114
               modified flash and reset itself.  However images
 
115
               loaded via -kernel have not been copied yet, so load the
 
116
               values directly from there.  */
 
117
            env->regs[13] = ldl_p(rom) & 0xFFFFFFFC;
 
118
            pc = ldl_p(rom + 4);
 
119
            env->thumb = pc & 1;
 
120
            env->regs[15] = pc & ~1;
 
121
        }
 
122
    }
 
123
    env->vfp.xregs[ARM_VFP_FPEXC] = 0;
 
124
#endif
 
125
    set_flush_to_zero(1, &env->vfp.standard_fp_status);
 
126
    set_flush_inputs_to_zero(1, &env->vfp.standard_fp_status);
 
127
    set_default_nan_mode(1, &env->vfp.standard_fp_status);
 
128
    set_float_detect_tininess(float_tininess_before_rounding,
 
129
                              &env->vfp.fp_status);
 
130
    set_float_detect_tininess(float_tininess_before_rounding,
 
131
                              &env->vfp.standard_fp_status);
 
132
    tlb_flush(env, 1);
 
133
    /* Reset is a state change for some CPUARMState fields which we
 
134
     * bake assumptions about into translated code, so we need to
 
135
     * tb_flush().
 
136
     */
 
137
    tb_flush(env);
 
138
}
 
139
 
 
140
#ifndef CONFIG_USER_ONLY
 
141
static void arm_cpu_set_irq(void *opaque, int irq, int level)
 
142
{
 
143
    ARMCPU *cpu = opaque;
 
144
    CPUState *cs = CPU(cpu);
 
145
 
 
146
    switch (irq) {
 
147
    case ARM_CPU_IRQ:
 
148
        if (level) {
 
149
            cpu_interrupt(cs, CPU_INTERRUPT_HARD);
 
150
        } else {
 
151
            cpu_reset_interrupt(cs, CPU_INTERRUPT_HARD);
 
152
        }
 
153
        break;
 
154
    case ARM_CPU_FIQ:
 
155
        if (level) {
 
156
            cpu_interrupt(cs, CPU_INTERRUPT_FIQ);
 
157
        } else {
 
158
            cpu_reset_interrupt(cs, CPU_INTERRUPT_FIQ);
 
159
        }
 
160
        break;
 
161
    default:
 
162
        hw_error("arm_cpu_set_irq: Bad interrupt line %d\n", irq);
 
163
    }
 
164
}
 
165
 
 
166
static void arm_cpu_kvm_set_irq(void *opaque, int irq, int level)
 
167
{
 
168
#ifdef CONFIG_KVM
 
169
    ARMCPU *cpu = opaque;
 
170
    CPUState *cs = CPU(cpu);
 
171
    int kvm_irq = KVM_ARM_IRQ_TYPE_CPU << KVM_ARM_IRQ_TYPE_SHIFT;
 
172
 
 
173
    switch (irq) {
 
174
    case ARM_CPU_IRQ:
 
175
        kvm_irq |= KVM_ARM_IRQ_CPU_IRQ;
 
176
        break;
 
177
    case ARM_CPU_FIQ:
 
178
        kvm_irq |= KVM_ARM_IRQ_CPU_FIQ;
 
179
        break;
 
180
    default:
 
181
        hw_error("arm_cpu_kvm_set_irq: Bad interrupt line %d\n", irq);
 
182
    }
 
183
    kvm_irq |= cs->cpu_index << KVM_ARM_IRQ_VCPU_SHIFT;
 
184
    kvm_set_irq(kvm_state, kvm_irq, level ? 1 : 0);
 
185
#endif
 
186
}
 
187
#endif
 
188
 
 
189
static inline void set_feature(CPUARMState *env, int feature)
 
190
{
 
191
    env->features |= 1ULL << feature;
 
192
}
 
193
 
 
194
static void arm_cpu_initfn(Object *obj)
 
195
{
 
196
    CPUState *cs = CPU(obj);
 
197
    ARMCPU *cpu = ARM_CPU(obj);
 
198
    static bool inited;
 
199
 
 
200
    cs->env_ptr = &cpu->env;
 
201
    cpu_exec_init(&cpu->env);
 
202
    cpu->cp_regs = g_hash_table_new_full(g_int_hash, g_int_equal,
 
203
                                         g_free, g_free);
 
204
 
 
205
#ifndef CONFIG_USER_ONLY
 
206
    /* Our inbound IRQ and FIQ lines */
 
207
    if (kvm_enabled()) {
 
208
        qdev_init_gpio_in(DEVICE(cpu), arm_cpu_kvm_set_irq, 2);
 
209
    } else {
 
210
        qdev_init_gpio_in(DEVICE(cpu), arm_cpu_set_irq, 2);
 
211
    }
 
212
 
 
213
    cpu->gt_timer[GTIMER_PHYS] = timer_new(QEMU_CLOCK_VIRTUAL, GTIMER_SCALE,
 
214
                                                arm_gt_ptimer_cb, cpu);
 
215
    cpu->gt_timer[GTIMER_VIRT] = timer_new(QEMU_CLOCK_VIRTUAL, GTIMER_SCALE,
 
216
                                                arm_gt_vtimer_cb, cpu);
 
217
    qdev_init_gpio_out(DEVICE(cpu), cpu->gt_timer_outputs,
 
218
                       ARRAY_SIZE(cpu->gt_timer_outputs));
 
219
#endif
 
220
 
 
221
    /* DTB consumers generally don't in fact care what the 'compatible'
 
222
     * string is, so always provide some string and trust that a hypothetical
 
223
     * picky DTB consumer will also provide a helpful error message.
 
224
     */
 
225
    cpu->dtb_compatible = "qemu,unknown";
 
226
    cpu->kvm_target = QEMU_KVM_ARM_TARGET_NONE;
 
227
 
 
228
    if (tcg_enabled() && !inited) {
 
229
        inited = true;
 
230
        arm_translate_init();
 
231
    }
 
232
}
 
233
 
 
234
static void arm_cpu_finalizefn(Object *obj)
 
235
{
 
236
    ARMCPU *cpu = ARM_CPU(obj);
 
237
    g_hash_table_destroy(cpu->cp_regs);
 
238
}
 
239
 
 
240
static void arm_cpu_realizefn(DeviceState *dev, Error **errp)
 
241
{
 
242
    CPUState *cs = CPU(dev);
 
243
    ARMCPU *cpu = ARM_CPU(dev);
 
244
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(dev);
 
245
    CPUARMState *env = &cpu->env;
 
246
 
 
247
    /* Some features automatically imply others: */
 
248
    if (arm_feature(env, ARM_FEATURE_V8)) {
 
249
        set_feature(env, ARM_FEATURE_V7);
 
250
        set_feature(env, ARM_FEATURE_ARM_DIV);
 
251
        set_feature(env, ARM_FEATURE_LPAE);
 
252
    }
 
253
    if (arm_feature(env, ARM_FEATURE_V7)) {
 
254
        set_feature(env, ARM_FEATURE_VAPA);
 
255
        set_feature(env, ARM_FEATURE_THUMB2);
 
256
        set_feature(env, ARM_FEATURE_MPIDR);
 
257
        if (!arm_feature(env, ARM_FEATURE_M)) {
 
258
            set_feature(env, ARM_FEATURE_V6K);
 
259
        } else {
 
260
            set_feature(env, ARM_FEATURE_V6);
 
261
        }
 
262
    }
 
263
    if (arm_feature(env, ARM_FEATURE_V6K)) {
 
264
        set_feature(env, ARM_FEATURE_V6);
 
265
        set_feature(env, ARM_FEATURE_MVFR);
 
266
    }
 
267
    if (arm_feature(env, ARM_FEATURE_V6)) {
 
268
        set_feature(env, ARM_FEATURE_V5);
 
269
        if (!arm_feature(env, ARM_FEATURE_M)) {
 
270
            set_feature(env, ARM_FEATURE_AUXCR);
 
271
        }
 
272
    }
 
273
    if (arm_feature(env, ARM_FEATURE_V5)) {
 
274
        set_feature(env, ARM_FEATURE_V4T);
 
275
    }
 
276
    if (arm_feature(env, ARM_FEATURE_M)) {
 
277
        set_feature(env, ARM_FEATURE_THUMB_DIV);
 
278
    }
 
279
    if (arm_feature(env, ARM_FEATURE_ARM_DIV)) {
 
280
        set_feature(env, ARM_FEATURE_THUMB_DIV);
 
281
    }
 
282
    if (arm_feature(env, ARM_FEATURE_VFP4)) {
 
283
        set_feature(env, ARM_FEATURE_VFP3);
 
284
    }
 
285
    if (arm_feature(env, ARM_FEATURE_VFP3)) {
 
286
        set_feature(env, ARM_FEATURE_VFP);
 
287
    }
 
288
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
 
289
        set_feature(env, ARM_FEATURE_V7MP);
 
290
        set_feature(env, ARM_FEATURE_PXN);
 
291
    }
 
292
 
 
293
    register_cp_regs_for_features(cpu);
 
294
    arm_cpu_register_gdb_regs_for_features(cpu);
 
295
 
 
296
    init_cpreg_list(cpu);
 
297
 
 
298
    cpu_reset(cs);
 
299
    qemu_init_vcpu(cs);
 
300
 
 
301
    acc->parent_realize(dev, errp);
 
302
}
 
303
 
 
304
static ObjectClass *arm_cpu_class_by_name(const char *cpu_model)
 
305
{
 
306
    ObjectClass *oc;
 
307
    char *typename;
 
308
 
 
309
    if (!cpu_model) {
 
310
        return NULL;
 
311
    }
 
312
 
 
313
    typename = g_strdup_printf("%s-" TYPE_ARM_CPU, cpu_model);
 
314
    oc = object_class_by_name(typename);
 
315
    g_free(typename);
 
316
    if (!oc || !object_class_dynamic_cast(oc, TYPE_ARM_CPU) ||
 
317
        object_class_is_abstract(oc)) {
 
318
        return NULL;
 
319
    }
 
320
    return oc;
 
321
}
 
322
 
 
323
/* CPU models. These are not needed for the AArch64 linux-user build. */
 
324
#if !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64)
 
325
 
 
326
static void arm926_initfn(Object *obj)
 
327
{
 
328
    ARMCPU *cpu = ARM_CPU(obj);
 
329
 
 
330
    cpu->dtb_compatible = "arm,arm926";
 
331
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
332
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
333
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
334
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
 
335
    cpu->midr = 0x41069265;
 
336
    cpu->reset_fpsid = 0x41011090;
 
337
    cpu->ctr = 0x1dd20d2;
 
338
    cpu->reset_sctlr = 0x00090078;
 
339
}
 
340
 
 
341
static void arm946_initfn(Object *obj)
 
342
{
 
343
    ARMCPU *cpu = ARM_CPU(obj);
 
344
 
 
345
    cpu->dtb_compatible = "arm,arm946";
 
346
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
347
    set_feature(&cpu->env, ARM_FEATURE_MPU);
 
348
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
349
    cpu->midr = 0x41059461;
 
350
    cpu->ctr = 0x0f004006;
 
351
    cpu->reset_sctlr = 0x00000078;
 
352
}
 
353
 
 
354
static void arm1026_initfn(Object *obj)
 
355
{
 
356
    ARMCPU *cpu = ARM_CPU(obj);
 
357
 
 
358
    cpu->dtb_compatible = "arm,arm1026";
 
359
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
360
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
361
    set_feature(&cpu->env, ARM_FEATURE_AUXCR);
 
362
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
363
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
 
364
    cpu->midr = 0x4106a262;
 
365
    cpu->reset_fpsid = 0x410110a0;
 
366
    cpu->ctr = 0x1dd20d2;
 
367
    cpu->reset_sctlr = 0x00090078;
 
368
    cpu->reset_auxcr = 1;
 
369
    {
 
370
        /* The 1026 had an IFAR at c6,c0,0,1 rather than the ARMv6 c6,c0,0,2 */
 
371
        ARMCPRegInfo ifar = {
 
372
            .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 
373
            .access = PL1_RW,
 
374
            .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
 
375
            .resetvalue = 0
 
376
        };
 
377
        define_one_arm_cp_reg(cpu, &ifar);
 
378
    }
 
379
}
 
380
 
 
381
static void arm1136_r2_initfn(Object *obj)
 
382
{
 
383
    ARMCPU *cpu = ARM_CPU(obj);
 
384
    /* What qemu calls "arm1136_r2" is actually the 1136 r0p2, ie an
 
385
     * older core than plain "arm1136". In particular this does not
 
386
     * have the v6K features.
 
387
     * These ID register values are correct for 1136 but may be wrong
 
388
     * for 1136_r2 (in particular r0p2 does not actually implement most
 
389
     * of the ID registers).
 
390
     */
 
391
 
 
392
    cpu->dtb_compatible = "arm,arm1136";
 
393
    set_feature(&cpu->env, ARM_FEATURE_V6);
 
394
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
395
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
396
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
397
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
398
    cpu->midr = 0x4107b362;
 
399
    cpu->reset_fpsid = 0x410120b4;
 
400
    cpu->mvfr0 = 0x11111111;
 
401
    cpu->mvfr1 = 0x00000000;
 
402
    cpu->ctr = 0x1dd20d2;
 
403
    cpu->reset_sctlr = 0x00050078;
 
404
    cpu->id_pfr0 = 0x111;
 
405
    cpu->id_pfr1 = 0x1;
 
406
    cpu->id_dfr0 = 0x2;
 
407
    cpu->id_afr0 = 0x3;
 
408
    cpu->id_mmfr0 = 0x01130003;
 
409
    cpu->id_mmfr1 = 0x10030302;
 
410
    cpu->id_mmfr2 = 0x01222110;
 
411
    cpu->id_isar0 = 0x00140011;
 
412
    cpu->id_isar1 = 0x12002111;
 
413
    cpu->id_isar2 = 0x11231111;
 
414
    cpu->id_isar3 = 0x01102131;
 
415
    cpu->id_isar4 = 0x141;
 
416
    cpu->reset_auxcr = 7;
 
417
}
 
418
 
 
419
static void arm1136_initfn(Object *obj)
 
420
{
 
421
    ARMCPU *cpu = ARM_CPU(obj);
 
422
 
 
423
    cpu->dtb_compatible = "arm,arm1136";
 
424
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
425
    set_feature(&cpu->env, ARM_FEATURE_V6);
 
426
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
427
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
428
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
429
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
430
    cpu->midr = 0x4117b363;
 
431
    cpu->reset_fpsid = 0x410120b4;
 
432
    cpu->mvfr0 = 0x11111111;
 
433
    cpu->mvfr1 = 0x00000000;
 
434
    cpu->ctr = 0x1dd20d2;
 
435
    cpu->reset_sctlr = 0x00050078;
 
436
    cpu->id_pfr0 = 0x111;
 
437
    cpu->id_pfr1 = 0x1;
 
438
    cpu->id_dfr0 = 0x2;
 
439
    cpu->id_afr0 = 0x3;
 
440
    cpu->id_mmfr0 = 0x01130003;
 
441
    cpu->id_mmfr1 = 0x10030302;
 
442
    cpu->id_mmfr2 = 0x01222110;
 
443
    cpu->id_isar0 = 0x00140011;
 
444
    cpu->id_isar1 = 0x12002111;
 
445
    cpu->id_isar2 = 0x11231111;
 
446
    cpu->id_isar3 = 0x01102131;
 
447
    cpu->id_isar4 = 0x141;
 
448
    cpu->reset_auxcr = 7;
 
449
}
 
450
 
 
451
static void arm1176_initfn(Object *obj)
 
452
{
 
453
    ARMCPU *cpu = ARM_CPU(obj);
 
454
 
 
455
    cpu->dtb_compatible = "arm,arm1176";
 
456
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
457
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
458
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
 
459
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
460
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
461
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
462
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
463
    cpu->midr = 0x410fb767;
 
464
    cpu->reset_fpsid = 0x410120b5;
 
465
    cpu->mvfr0 = 0x11111111;
 
466
    cpu->mvfr1 = 0x00000000;
 
467
    cpu->ctr = 0x1dd20d2;
 
468
    cpu->reset_sctlr = 0x00050078;
 
469
    cpu->id_pfr0 = 0x111;
 
470
    cpu->id_pfr1 = 0x11;
 
471
    cpu->id_dfr0 = 0x33;
 
472
    cpu->id_afr0 = 0;
 
473
    cpu->id_mmfr0 = 0x01130003;
 
474
    cpu->id_mmfr1 = 0x10030302;
 
475
    cpu->id_mmfr2 = 0x01222100;
 
476
    cpu->id_isar0 = 0x0140011;
 
477
    cpu->id_isar1 = 0x12002111;
 
478
    cpu->id_isar2 = 0x11231121;
 
479
    cpu->id_isar3 = 0x01102131;
 
480
    cpu->id_isar4 = 0x01141;
 
481
    cpu->reset_auxcr = 7;
 
482
}
 
483
 
 
484
static void arm11mpcore_initfn(Object *obj)
 
485
{
 
486
    ARMCPU *cpu = ARM_CPU(obj);
 
487
 
 
488
    cpu->dtb_compatible = "arm,arm11mpcore";
 
489
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
490
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
491
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
 
492
    set_feature(&cpu->env, ARM_FEATURE_MPIDR);
 
493
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
494
    cpu->midr = 0x410fb022;
 
495
    cpu->reset_fpsid = 0x410120b4;
 
496
    cpu->mvfr0 = 0x11111111;
 
497
    cpu->mvfr1 = 0x00000000;
 
498
    cpu->ctr = 0x1d192992; /* 32K icache 32K dcache */
 
499
    cpu->id_pfr0 = 0x111;
 
500
    cpu->id_pfr1 = 0x1;
 
501
    cpu->id_dfr0 = 0;
 
502
    cpu->id_afr0 = 0x2;
 
503
    cpu->id_mmfr0 = 0x01100103;
 
504
    cpu->id_mmfr1 = 0x10020302;
 
505
    cpu->id_mmfr2 = 0x01222000;
 
506
    cpu->id_isar0 = 0x00100011;
 
507
    cpu->id_isar1 = 0x12002111;
 
508
    cpu->id_isar2 = 0x11221011;
 
509
    cpu->id_isar3 = 0x01102131;
 
510
    cpu->id_isar4 = 0x141;
 
511
    cpu->reset_auxcr = 1;
 
512
}
 
513
 
 
514
static void cortex_m3_initfn(Object *obj)
 
515
{
 
516
    ARMCPU *cpu = ARM_CPU(obj);
 
517
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
518
    set_feature(&cpu->env, ARM_FEATURE_M);
 
519
    cpu->midr = 0x410fc231;
 
520
}
 
521
 
 
522
static void arm_v7m_class_init(ObjectClass *oc, void *data)
 
523
{
 
524
#ifndef CONFIG_USER_ONLY
 
525
    CPUClass *cc = CPU_CLASS(oc);
 
526
 
 
527
    cc->do_interrupt = arm_v7m_cpu_do_interrupt;
 
528
#endif
 
529
}
 
530
 
 
531
static const ARMCPRegInfo cortexa8_cp_reginfo[] = {
 
532
    { .name = "L2LOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 0,
 
533
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
534
    { .name = "L2AUXCR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
 
535
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
536
    REGINFO_SENTINEL
 
537
};
 
538
 
 
539
static void cortex_a8_initfn(Object *obj)
 
540
{
 
541
    ARMCPU *cpu = ARM_CPU(obj);
 
542
 
 
543
    cpu->dtb_compatible = "arm,cortex-a8";
 
544
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
545
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
546
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
547
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
548
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
549
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
550
    cpu->midr = 0x410fc080;
 
551
    cpu->reset_fpsid = 0x410330c0;
 
552
    cpu->mvfr0 = 0x11110222;
 
553
    cpu->mvfr1 = 0x00011100;
 
554
    cpu->ctr = 0x82048004;
 
555
    cpu->reset_sctlr = 0x00c50078;
 
556
    cpu->id_pfr0 = 0x1031;
 
557
    cpu->id_pfr1 = 0x11;
 
558
    cpu->id_dfr0 = 0x400;
 
559
    cpu->id_afr0 = 0;
 
560
    cpu->id_mmfr0 = 0x31100003;
 
561
    cpu->id_mmfr1 = 0x20000000;
 
562
    cpu->id_mmfr2 = 0x01202000;
 
563
    cpu->id_mmfr3 = 0x11;
 
564
    cpu->id_isar0 = 0x00101111;
 
565
    cpu->id_isar1 = 0x12112111;
 
566
    cpu->id_isar2 = 0x21232031;
 
567
    cpu->id_isar3 = 0x11112131;
 
568
    cpu->id_isar4 = 0x00111142;
 
569
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
 
570
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
 
571
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
 
572
    cpu->ccsidr[2] = 0xf0000000; /* No L2 icache. */
 
573
    cpu->reset_auxcr = 2;
 
574
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
 
575
}
 
576
 
 
577
static void cortex_a8_r2_initfn(Object *obj)
 
578
{
 
579
    /* TODO:
 
580
     * 1. do we really need this?
 
581
     * 2. are these register values all correct? mostly same as A8 currently
 
582
     */
 
583
    ARMCPU *cpu = ARM_CPU(obj);
 
584
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
585
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
586
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
587
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
588
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
589
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
590
    cpu->midr = 0x410fc083;
 
591
    cpu->reset_fpsid = 0x410330c2;
 
592
    cpu->mvfr0 = 0x11110222;
 
593
    cpu->mvfr1 = 0x00011111;
 
594
    cpu->ctr = 0x82048004;
 
595
    cpu->reset_sctlr = 0x00c50078;
 
596
    cpu->id_pfr0 = 0x1031;
 
597
    cpu->id_pfr1 = 0x11;
 
598
    cpu->id_dfr0 = 0x400;
 
599
    cpu->id_afr0 = 0;
 
600
    cpu->id_mmfr0 = 0x31100003;
 
601
    cpu->id_mmfr1 = 0x20000000;
 
602
    cpu->id_mmfr2 = 0x01202000;
 
603
    cpu->id_mmfr3 = 0x11;
 
604
    cpu->id_isar0 = 0x00101111;
 
605
    cpu->id_isar1 = 0x12112111;
 
606
    cpu->id_isar2 = 0x21232031;
 
607
    cpu->id_isar3 = 0x11112131;
 
608
    cpu->id_isar4 = 0x00111142;
 
609
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
 
610
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
 
611
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
 
612
    cpu->ccsidr[2] = 0xf03fe03a; /* 256k L2 cache. */
 
613
    cpu->reset_auxcr = 2;
 
614
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
 
615
}
 
616
 
 
617
static const ARMCPRegInfo cortexa9_cp_reginfo[] = {
 
618
    /* power_control should be set to maximum latency. Again,
 
619
     * default to 0 and set by private hook
 
620
     */
 
621
    { .name = "A9_PWRCTL", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
 
622
      .access = PL1_RW, .resetvalue = 0,
 
623
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_control) },
 
624
    { .name = "A9_DIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 1,
 
625
      .access = PL1_RW, .resetvalue = 0,
 
626
      .fieldoffset = offsetof(CPUARMState, cp15.c15_diagnostic) },
 
627
    { .name = "A9_PWRDIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 2,
 
628
      .access = PL1_RW, .resetvalue = 0,
 
629
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_diagnostic) },
 
630
    { .name = "NEONBUSY", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
 
631
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
632
    /* TLB lockdown control */
 
633
    { .name = "TLB_LOCKR", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 2,
 
634
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
 
635
    { .name = "TLB_LOCKW", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 4,
 
636
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
 
637
    { .name = "TLB_VA", .cp = 15, .crn = 15, .crm = 5, .opc1 = 5, .opc2 = 2,
 
638
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
639
    { .name = "TLB_PA", .cp = 15, .crn = 15, .crm = 6, .opc1 = 5, .opc2 = 2,
 
640
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
641
    { .name = "TLB_ATTR", .cp = 15, .crn = 15, .crm = 7, .opc1 = 5, .opc2 = 2,
 
642
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
643
    REGINFO_SENTINEL
 
644
};
 
645
 
 
646
static void cortex_a9_initfn(Object *obj)
 
647
{
 
648
    ARMCPU *cpu = ARM_CPU(obj);
 
649
 
 
650
    cpu->dtb_compatible = "arm,cortex-a9";
 
651
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
652
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
653
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
654
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
655
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
656
    /* Note that A9 supports the MP extensions even for
 
657
     * A9UP and single-core A9MP (which are both different
 
658
     * and valid configurations; we don't model A9UP).
 
659
     */
 
660
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
 
661
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
662
    cpu->midr = 0x410fc090;
 
663
    cpu->reset_fpsid = 0x41033090;
 
664
    cpu->mvfr0 = 0x11110222;
 
665
    cpu->mvfr1 = 0x01111111;
 
666
    cpu->ctr = 0x80038003;
 
667
    cpu->reset_sctlr = 0x00c50078;
 
668
    cpu->id_pfr0 = 0x1031;
 
669
    cpu->id_pfr1 = 0x11;
 
670
    cpu->id_dfr0 = 0x000;
 
671
    cpu->id_afr0 = 0;
 
672
    cpu->id_mmfr0 = 0x00100103;
 
673
    cpu->id_mmfr1 = 0x20000000;
 
674
    cpu->id_mmfr2 = 0x01230000;
 
675
    cpu->id_mmfr3 = 0x00002111;
 
676
    cpu->id_isar0 = 0x00101111;
 
677
    cpu->id_isar1 = 0x13112111;
 
678
    cpu->id_isar2 = 0x21232041;
 
679
    cpu->id_isar3 = 0x11112131;
 
680
    cpu->id_isar4 = 0x00111142;
 
681
    cpu->clidr = (1 << 27) | (1 << 24) | 3;
 
682
    cpu->ccsidr[0] = 0xe00fe015; /* 16k L1 dcache. */
 
683
    cpu->ccsidr[1] = 0x200fe015; /* 16k L1 icache. */
 
684
    {
 
685
        ARMCPRegInfo cbar = {
 
686
            .name = "CBAR", .cp = 15, .crn = 15,  .crm = 0, .opc1 = 4,
 
687
            .opc2 = 0, .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
 
688
            .fieldoffset = offsetof(CPUARMState, cp15.c15_config_base_address)
 
689
        };
 
690
        define_one_arm_cp_reg(cpu, &cbar);
 
691
        define_arm_cp_regs(cpu, cortexa9_cp_reginfo);
 
692
    }
 
693
}
 
694
 
 
695
#ifndef CONFIG_USER_ONLY
 
696
static int a15_l2ctlr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 
697
                           uint64_t *value)
 
698
{
 
699
    /* Linux wants the number of processors from here.
 
700
     * Might as well set the interrupt-controller bit too.
 
701
     */
 
702
    *value = ((smp_cpus - 1) << 24) | (1 << 23);
 
703
    return 0;
 
704
}
 
705
#endif
 
706
 
 
707
static const ARMCPRegInfo cortexa15_cp_reginfo[] = {
 
708
#ifndef CONFIG_USER_ONLY
 
709
    { .name = "L2CTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
 
710
      .access = PL1_RW, .resetvalue = 0, .readfn = a15_l2ctlr_read,
 
711
      .writefn = arm_cp_write_ignore, },
 
712
#endif
 
713
    { .name = "L2ECTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 3,
 
714
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
715
    REGINFO_SENTINEL
 
716
};
 
717
 
 
718
static void cortex_a15_initfn(Object *obj)
 
719
{
 
720
    ARMCPU *cpu = ARM_CPU(obj);
 
721
 
 
722
    cpu->dtb_compatible = "arm,cortex-a15";
 
723
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
724
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
 
725
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
726
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
727
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
728
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
 
729
    set_feature(&cpu->env, ARM_FEATURE_GENERIC_TIMER);
 
730
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
731
    set_feature(&cpu->env, ARM_FEATURE_LPAE);
 
732
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
733
    cpu->kvm_target = QEMU_KVM_ARM_TARGET_CORTEX_A15;
 
734
    cpu->midr = 0x412fc0f1;
 
735
    cpu->reset_fpsid = 0x410430f0;
 
736
    cpu->mvfr0 = 0x10110222;
 
737
    cpu->mvfr1 = 0x11111111;
 
738
    cpu->ctr = 0x8444c004;
 
739
    cpu->reset_sctlr = 0x00c50078;
 
740
    cpu->id_pfr0 = 0x00001131;
 
741
    cpu->id_pfr1 = 0x00011011;
 
742
    cpu->id_dfr0 = 0x02010555;
 
743
    cpu->id_afr0 = 0x00000000;
 
744
    cpu->id_mmfr0 = 0x10201105;
 
745
    cpu->id_mmfr1 = 0x20000000;
 
746
    cpu->id_mmfr2 = 0x01240000;
 
747
    cpu->id_mmfr3 = 0x02102211;
 
748
    cpu->id_isar0 = 0x02101110;
 
749
    cpu->id_isar1 = 0x13112111;
 
750
    cpu->id_isar2 = 0x21232041;
 
751
    cpu->id_isar3 = 0x11112131;
 
752
    cpu->id_isar4 = 0x10011142;
 
753
    cpu->clidr = 0x0a200023;
 
754
    cpu->ccsidr[0] = 0x701fe00a; /* 32K L1 dcache */
 
755
    cpu->ccsidr[1] = 0x201fe00a; /* 32K L1 icache */
 
756
    cpu->ccsidr[2] = 0x711fe07a; /* 4096K L2 unified cache */
 
757
    define_arm_cp_regs(cpu, cortexa15_cp_reginfo);
 
758
}
 
759
 
 
760
static void ti925t_initfn(Object *obj)
 
761
{
 
762
    ARMCPU *cpu = ARM_CPU(obj);
 
763
    set_feature(&cpu->env, ARM_FEATURE_V4T);
 
764
    set_feature(&cpu->env, ARM_FEATURE_OMAPCP);
 
765
    cpu->midr = ARM_CPUID_TI925T;
 
766
    cpu->ctr = 0x5109149;
 
767
    cpu->reset_sctlr = 0x00000070;
 
768
}
 
769
 
 
770
static void sa1100_initfn(Object *obj)
 
771
{
 
772
    ARMCPU *cpu = ARM_CPU(obj);
 
773
 
 
774
    cpu->dtb_compatible = "intel,sa1100";
 
775
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
 
776
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
777
    cpu->midr = 0x4401A11B;
 
778
    cpu->reset_sctlr = 0x00000070;
 
779
}
 
780
 
 
781
static void sa1110_initfn(Object *obj)
 
782
{
 
783
    ARMCPU *cpu = ARM_CPU(obj);
 
784
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
 
785
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
786
    cpu->midr = 0x6901B119;
 
787
    cpu->reset_sctlr = 0x00000070;
 
788
}
 
789
 
 
790
static void pxa250_initfn(Object *obj)
 
791
{
 
792
    ARMCPU *cpu = ARM_CPU(obj);
 
793
 
 
794
    cpu->dtb_compatible = "marvell,xscale";
 
795
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
796
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
797
    cpu->midr = 0x69052100;
 
798
    cpu->ctr = 0xd172172;
 
799
    cpu->reset_sctlr = 0x00000078;
 
800
}
 
801
 
 
802
static void pxa255_initfn(Object *obj)
 
803
{
 
804
    ARMCPU *cpu = ARM_CPU(obj);
 
805
 
 
806
    cpu->dtb_compatible = "marvell,xscale";
 
807
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
808
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
809
    cpu->midr = 0x69052d00;
 
810
    cpu->ctr = 0xd172172;
 
811
    cpu->reset_sctlr = 0x00000078;
 
812
}
 
813
 
 
814
static void pxa260_initfn(Object *obj)
 
815
{
 
816
    ARMCPU *cpu = ARM_CPU(obj);
 
817
 
 
818
    cpu->dtb_compatible = "marvell,xscale";
 
819
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
820
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
821
    cpu->midr = 0x69052903;
 
822
    cpu->ctr = 0xd172172;
 
823
    cpu->reset_sctlr = 0x00000078;
 
824
}
 
825
 
 
826
static void pxa261_initfn(Object *obj)
 
827
{
 
828
    ARMCPU *cpu = ARM_CPU(obj);
 
829
 
 
830
    cpu->dtb_compatible = "marvell,xscale";
 
831
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
832
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
833
    cpu->midr = 0x69052d05;
 
834
    cpu->ctr = 0xd172172;
 
835
    cpu->reset_sctlr = 0x00000078;
 
836
}
 
837
 
 
838
static void pxa262_initfn(Object *obj)
 
839
{
 
840
    ARMCPU *cpu = ARM_CPU(obj);
 
841
 
 
842
    cpu->dtb_compatible = "marvell,xscale";
 
843
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
844
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
845
    cpu->midr = 0x69052d06;
 
846
    cpu->ctr = 0xd172172;
 
847
    cpu->reset_sctlr = 0x00000078;
 
848
}
 
849
 
 
850
static void pxa270a0_initfn(Object *obj)
 
851
{
 
852
    ARMCPU *cpu = ARM_CPU(obj);
 
853
 
 
854
    cpu->dtb_compatible = "marvell,xscale";
 
855
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
856
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
857
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
858
    cpu->midr = 0x69054110;
 
859
    cpu->ctr = 0xd172172;
 
860
    cpu->reset_sctlr = 0x00000078;
 
861
}
 
862
 
 
863
static void pxa270a1_initfn(Object *obj)
 
864
{
 
865
    ARMCPU *cpu = ARM_CPU(obj);
 
866
 
 
867
    cpu->dtb_compatible = "marvell,xscale";
 
868
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
869
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
870
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
871
    cpu->midr = 0x69054111;
 
872
    cpu->ctr = 0xd172172;
 
873
    cpu->reset_sctlr = 0x00000078;
 
874
}
 
875
 
 
876
static void pxa270b0_initfn(Object *obj)
 
877
{
 
878
    ARMCPU *cpu = ARM_CPU(obj);
 
879
 
 
880
    cpu->dtb_compatible = "marvell,xscale";
 
881
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
882
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
883
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
884
    cpu->midr = 0x69054112;
 
885
    cpu->ctr = 0xd172172;
 
886
    cpu->reset_sctlr = 0x00000078;
 
887
}
 
888
 
 
889
static void pxa270b1_initfn(Object *obj)
 
890
{
 
891
    ARMCPU *cpu = ARM_CPU(obj);
 
892
 
 
893
    cpu->dtb_compatible = "marvell,xscale";
 
894
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
895
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
896
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
897
    cpu->midr = 0x69054113;
 
898
    cpu->ctr = 0xd172172;
 
899
    cpu->reset_sctlr = 0x00000078;
 
900
}
 
901
 
 
902
static void pxa270c0_initfn(Object *obj)
 
903
{
 
904
    ARMCPU *cpu = ARM_CPU(obj);
 
905
 
 
906
    cpu->dtb_compatible = "marvell,xscale";
 
907
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
908
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
909
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
910
    cpu->midr = 0x69054114;
 
911
    cpu->ctr = 0xd172172;
 
912
    cpu->reset_sctlr = 0x00000078;
 
913
}
 
914
 
 
915
static void pxa270c5_initfn(Object *obj)
 
916
{
 
917
    ARMCPU *cpu = ARM_CPU(obj);
 
918
 
 
919
    cpu->dtb_compatible = "marvell,xscale";
 
920
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
921
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
922
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
923
    cpu->midr = 0x69054117;
 
924
    cpu->ctr = 0xd172172;
 
925
    cpu->reset_sctlr = 0x00000078;
 
926
}
 
927
 
 
928
#ifdef CONFIG_USER_ONLY
 
929
static void arm_any_initfn(Object *obj)
 
930
{
 
931
    ARMCPU *cpu = ARM_CPU(obj);
 
932
    set_feature(&cpu->env, ARM_FEATURE_V8);
 
933
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
 
934
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
935
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
936
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
937
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
 
938
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
 
939
#ifdef TARGET_AARCH64
 
940
    set_feature(&cpu->env, ARM_FEATURE_AARCH64);
 
941
#endif
 
942
    cpu->midr = 0xffffffff;
 
943
}
 
944
#endif
 
945
 
 
946
#endif /* !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64) */
 
947
 
 
948
typedef struct ARMCPUInfo {
 
949
    const char *name;
 
950
    void (*initfn)(Object *obj);
 
951
    void (*class_init)(ObjectClass *oc, void *data);
 
952
} ARMCPUInfo;
 
953
 
 
954
static const ARMCPUInfo arm_cpus[] = {
 
955
#if !defined(CONFIG_USER_ONLY) || !defined(TARGET_AARCH64)
 
956
    { .name = "arm926",      .initfn = arm926_initfn },
 
957
    { .name = "arm946",      .initfn = arm946_initfn },
 
958
    { .name = "arm1026",     .initfn = arm1026_initfn },
 
959
    /* What QEMU calls "arm1136-r2" is actually the 1136 r0p2, i.e. an
 
960
     * older core than plain "arm1136". In particular this does not
 
961
     * have the v6K features.
 
962
     */
 
963
    { .name = "arm1136-r2",  .initfn = arm1136_r2_initfn },
 
964
    { .name = "arm1136",     .initfn = arm1136_initfn },
 
965
    { .name = "arm1176",     .initfn = arm1176_initfn },
 
966
    { .name = "arm11mpcore", .initfn = arm11mpcore_initfn },
 
967
    { .name = "cortex-m3",   .initfn = cortex_m3_initfn,
 
968
                             .class_init = arm_v7m_class_init },
 
969
    { .name = "cortex-a8",   .initfn = cortex_a8_initfn },
 
970
    { .name = "cortex-a8-r2",.initfn = cortex_a8_r2_initfn },
 
971
    { .name = "cortex-a9",   .initfn = cortex_a9_initfn },
 
972
    { .name = "cortex-a15",  .initfn = cortex_a15_initfn },
 
973
    { .name = "ti925t",      .initfn = ti925t_initfn },
 
974
    { .name = "sa1100",      .initfn = sa1100_initfn },
 
975
    { .name = "sa1110",      .initfn = sa1110_initfn },
 
976
    { .name = "pxa250",      .initfn = pxa250_initfn },
 
977
    { .name = "pxa255",      .initfn = pxa255_initfn },
 
978
    { .name = "pxa260",      .initfn = pxa260_initfn },
 
979
    { .name = "pxa261",      .initfn = pxa261_initfn },
 
980
    { .name = "pxa262",      .initfn = pxa262_initfn },
 
981
    /* "pxa270" is an alias for "pxa270-a0" */
 
982
    { .name = "pxa270",      .initfn = pxa270a0_initfn },
 
983
    { .name = "pxa270-a0",   .initfn = pxa270a0_initfn },
 
984
    { .name = "pxa270-a1",   .initfn = pxa270a1_initfn },
 
985
    { .name = "pxa270-b0",   .initfn = pxa270b0_initfn },
 
986
    { .name = "pxa270-b1",   .initfn = pxa270b1_initfn },
 
987
    { .name = "pxa270-c0",   .initfn = pxa270c0_initfn },
 
988
    { .name = "pxa270-c5",   .initfn = pxa270c5_initfn },
 
989
#ifdef CONFIG_USER_ONLY
 
990
    { .name = "any",         .initfn = arm_any_initfn },
 
991
#endif
 
992
#endif
 
993
};
 
994
 
 
995
static Property arm_cpu_properties[] = {
 
996
    DEFINE_PROP_BOOL("start-powered-off", ARMCPU, start_powered_off, false),
 
997
    DEFINE_PROP_END_OF_LIST()
 
998
};
 
999
 
 
1000
static void arm_cpu_class_init(ObjectClass *oc, void *data)
 
1001
{
 
1002
    ARMCPUClass *acc = ARM_CPU_CLASS(oc);
 
1003
    CPUClass *cc = CPU_CLASS(acc);
 
1004
    DeviceClass *dc = DEVICE_CLASS(oc);
 
1005
 
 
1006
    acc->parent_realize = dc->realize;
 
1007
    dc->realize = arm_cpu_realizefn;
 
1008
    dc->props = arm_cpu_properties;
 
1009
 
 
1010
    acc->parent_reset = cc->reset;
 
1011
    cc->reset = arm_cpu_reset;
 
1012
 
 
1013
    cc->class_by_name = arm_cpu_class_by_name;
 
1014
    cc->do_interrupt = arm_cpu_do_interrupt;
 
1015
    cc->dump_state = arm_cpu_dump_state;
 
1016
    cc->set_pc = arm_cpu_set_pc;
 
1017
    cc->gdb_read_register = arm_cpu_gdb_read_register;
 
1018
    cc->gdb_write_register = arm_cpu_gdb_write_register;
 
1019
#ifndef CONFIG_USER_ONLY
 
1020
    cc->get_phys_page_debug = arm_cpu_get_phys_page_debug;
 
1021
    cc->vmsd = &vmstate_arm_cpu;
 
1022
#endif
 
1023
    cc->gdb_num_core_regs = 26;
 
1024
    cc->gdb_core_xml_file = "arm-core.xml";
 
1025
}
 
1026
 
 
1027
static void cpu_register(const ARMCPUInfo *info)
 
1028
{
 
1029
    TypeInfo type_info = {
 
1030
        .parent = TYPE_ARM_CPU,
 
1031
        .instance_size = sizeof(ARMCPU),
 
1032
        .instance_init = info->initfn,
 
1033
        .class_size = sizeof(ARMCPUClass),
 
1034
        .class_init = info->class_init,
 
1035
    };
 
1036
 
 
1037
    type_info.name = g_strdup_printf("%s-" TYPE_ARM_CPU, info->name);
 
1038
    type_register(&type_info);
 
1039
    g_free((void *)type_info.name);
 
1040
}
 
1041
 
 
1042
static const TypeInfo arm_cpu_type_info = {
 
1043
    .name = TYPE_ARM_CPU,
 
1044
    .parent = TYPE_CPU,
 
1045
    .instance_size = sizeof(ARMCPU),
 
1046
    .instance_init = arm_cpu_initfn,
 
1047
    .instance_finalize = arm_cpu_finalizefn,
 
1048
    .abstract = true,
 
1049
    .class_size = sizeof(ARMCPUClass),
 
1050
    .class_init = arm_cpu_class_init,
 
1051
};
 
1052
 
 
1053
static void arm_cpu_register_types(void)
 
1054
{
 
1055
    int i;
 
1056
 
 
1057
    type_register_static(&arm_cpu_type_info);
 
1058
    for (i = 0; i < ARRAY_SIZE(arm_cpus); i++) {
 
1059
        cpu_register(&arm_cpus[i]);
 
1060
    }
 
1061
}
 
1062
 
 
1063
type_init(arm_cpu_register_types)