← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/ubuntu/linaro/0060-target-arm-add-support-for-smc.patch/target-arm/cpu.h

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2014-02-04 12:13:08 UTC
  • mfrom: (10.1.45 sid)
  • Revision ID: package-import@ubuntu.com-20140204121308-1xq92lrfs75agw2g
Tags: 1.7.0+dfsg-3ubuntu1~ppa1
* Merge 1.7.0+dfsg-3 from debian.  Remaining changes:
  - debian/patches/ubuntu:
    * expose-vmx_qemu64cpu.patch
    * linaro (omap3) and arm64 patches
    * ubuntu/target-ppc-add-stubs-for-kvm-breakpoints: fix FTBFS
      on ppc
    * ubuntu/CVE-2013-4377.patch: fix denial of service via virtio
  - debian/qemu-system-x86.modprobe: set kvm_intel nested=1 options
  - debian/control:
    * add arm64 to Architectures
    * add qemu-common and qemu-system-aarch64 packages
  - debian/qemu-system-common.install: add debian/tmp/usr/lib
  - debian/qemu-system-common.preinst: add kvm group
  - debian/qemu-system-common.postinst: remove acl placed by udev,
    and add udevadm trigger.
  - qemu-system-x86.links: add eepro100.rom, remove pxe-virtio,
    pxe-e1000 and pxe-rtl8139.
  - add qemu-system-x86.qemu-kvm.upstart and .default
  - qemu-user-static.postinst-in: remove arm64 binfmt
  - debian/rules:
    * allow parallel build
    * add aarch64 to system_targets and sys_systems
    * add qemu-kvm-spice links
    * install qemu-system-x86.modprobe
  - add debian/qemu-system-common.links for OVMF.fd link
* Remove kvm-img, kvm-nbd, kvm-ifup and kvm-ifdown symlinks.

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/ubuntu/linaro/0060-target-arm-add-support-for-smc.patch/target-arm/cpu.h
 
1
/*
 
2
 * ARM virtual CPU header
 
3
 *
 
4
 *  Copyright (c) 2003 Fabrice Bellard
 
5
 *
 
6
 * This library is free software; you can redistribute it and/or
 
7
 * modify it under the terms of the GNU Lesser General Public
 
8
 * License as published by the Free Software Foundation; either
 
9
 * version 2 of the License, or (at your option) any later version.
 
10
 *
 
11
 * This library is distributed in the hope that it will be useful,
 
12
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 
13
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
 
14
 * Lesser General Public License for more details.
 
15
 *
 
16
 * You should have received a copy of the GNU Lesser General Public
 
17
 * License along with this library; if not, see <http://www.gnu.org/licenses/>.
 
18
 */
 
19
#ifndef CPU_ARM_H
 
20
#define CPU_ARM_H
 
21
 
 
22
#include "config.h"
 
23
 
 
24
#if defined(TARGET_AARCH64)
 
25
  /* AArch64 definitions */
 
26
#  define TARGET_LONG_BITS 64
 
27
#  define ELF_MACHINE EM_AARCH64
 
28
#else
 
29
#  define TARGET_LONG_BITS 32
 
30
#  define ELF_MACHINE EM_ARM
 
31
#endif
 
32
 
 
33
#define CPUArchState struct CPUARMState
 
34
 
 
35
#include "qemu-common.h"
 
36
#include "exec/cpu-defs.h"
 
37
 
 
38
#include "fpu/softfloat.h"
 
39
 
 
40
#define TARGET_HAS_ICE 1
 
41
 
 
42
#define EXCP_UDEF            1   /* undefined instruction */
 
43
#define EXCP_SWI             2   /* software interrupt */
 
44
#define EXCP_PREFETCH_ABORT  3
 
45
#define EXCP_DATA_ABORT      4
 
46
#define EXCP_IRQ             5
 
47
#define EXCP_FIQ             6
 
48
#define EXCP_BKPT            7
 
49
#define EXCP_EXCEPTION_EXIT  8   /* Return from v7M exception.  */
 
50
#define EXCP_KERNEL_TRAP     9   /* Jumped to kernel code page.  */
 
51
#define EXCP_STREX          10
 
52
 
 
53
#define ARMV7M_EXCP_RESET   1
 
54
#define ARMV7M_EXCP_NMI     2
 
55
#define ARMV7M_EXCP_HARD    3
 
56
#define ARMV7M_EXCP_MEM     4
 
57
#define ARMV7M_EXCP_BUS     5
 
58
#define ARMV7M_EXCP_USAGE   6
 
59
#define ARMV7M_EXCP_SVC     11
 
60
#define ARMV7M_EXCP_DEBUG   12
 
61
#define ARMV7M_EXCP_PENDSV  14
 
62
#define ARMV7M_EXCP_SYSTICK 15
 
63
 
 
64
/* ARM-specific interrupt pending bits.  */
 
65
#define CPU_INTERRUPT_FIQ   CPU_INTERRUPT_TGT_EXT_1
 
66
 
 
67
/* Meanings of the ARMCPU object's two inbound GPIO lines */
 
68
#define ARM_CPU_IRQ 0
 
69
#define ARM_CPU_FIQ 1
 
70
 
 
71
typedef void ARMWriteCPFunc(void *opaque, int cp_info,
 
72
                            int srcreg, int operand, uint32_t value);
 
73
typedef uint32_t ARMReadCPFunc(void *opaque, int cp_info,
 
74
                               int dstreg, int operand);
 
75
 
 
76
struct arm_boot_info;
 
77
 
 
78
#define NB_MMU_MODES 2
 
79
 
 
80
/* We currently assume float and double are IEEE single and double
 
81
   precision respectively.
 
82
   Doing runtime conversions is tricky because VFP registers may contain
 
83
   integer values (eg. as the result of a FTOSI instruction).
 
84
   s<2n> maps to the least significant half of d<n>
 
85
   s<2n+1> maps to the most significant half of d<n>
 
86
 */
 
87
 
 
88
/* CPU state for each instance of a generic timer (in cp15 c14) */
 
89
typedef struct ARMGenericTimer {
 
90
    uint64_t cval; /* Timer CompareValue register */
 
91
    uint32_t ctl; /* Timer Control register */
 
92
} ARMGenericTimer;
 
93
 
 
94
#define GTIMER_PHYS 0
 
95
#define GTIMER_VIRT 1
 
96
#define NUM_GTIMERS 2
 
97
 
 
98
/* Scale factor for generic timers, ie number of ns per tick.
 
99
 * This gives a 62.5MHz timer.
 
100
 */
 
101
#define GTIMER_SCALE 16
 
102
 
 
103
typedef struct CPUARMState {
 
104
    /* Regs for current mode.  */
 
105
    uint32_t regs[16];
 
106
 
 
107
    /* 32/64 switch only happens when taking and returning from
 
108
     * exceptions so the overlap semantics are taken care of then
 
109
     * instead of having a complicated union.
 
110
     */
 
111
    /* Regs for A64 mode.  */
 
112
    uint64_t xregs[32];
 
113
    uint64_t pc;
 
114
    /* TODO: pstate doesn't correspond to an architectural register;
 
115
     * it would be better modelled as the underlying fields.
 
116
     */
 
117
    uint32_t pstate;
 
118
    uint32_t aarch64; /* 1 if CPU is in aarch64 state; inverse of PSTATE.nRW */
 
119
 
 
120
    /* Frequently accessed CPSR bits are stored separately for efficiency.
 
121
       This contains all the other bits.  Use cpsr_{read,write} to access
 
122
       the whole CPSR.  */
 
123
    uint32_t uncached_cpsr;
 
124
    uint32_t spsr;
 
125
 
 
126
    /* Banked registers.  */
 
127
    uint32_t banked_spsr[6];
 
128
    uint32_t banked_r13[6];
 
129
    uint32_t banked_r14[6];
 
130
 
 
131
    /* These hold r8-r12.  */
 
132
    uint32_t usr_regs[5];
 
133
    uint32_t fiq_regs[5];
 
134
 
 
135
    /* cpsr flag cache for faster execution */
 
136
    uint32_t CF; /* 0 or 1 */
 
137
    uint32_t VF; /* V is the bit 31. All other bits are undefined */
 
138
    uint32_t NF; /* N is bit 31. All other bits are undefined.  */
 
139
    uint32_t ZF; /* Z set if zero.  */
 
140
    uint32_t QF; /* 0 or 1 */
 
141
    uint32_t GE; /* cpsr[19:16] */
 
142
    uint32_t thumb; /* cpsr[5]. 0 = arm mode, 1 = thumb mode. */
 
143
    uint32_t condexec_bits; /* IT bits.  cpsr[15:10,26:25].  */
 
144
 
 
145
    /* System control coprocessor (cp15) */
 
146
    struct {
 
147
        uint32_t c0_cpuid;
 
148
        uint32_t c0_cssel; /* Cache size selection.  */
 
149
        uint32_t c1_sys; /* System control register.  */
 
150
        uint32_t c1_coproc; /* Coprocessor access register.  */
 
151
        uint32_t c1_xscaleauxcr; /* XScale auxiliary control register.  */
 
152
        uint32_t c1_scr; /* secure config register.  */
 
153
        uint32_t c1_sedbg; /* Secure debug enable register. */
 
154
        uint32_t c1_nseac; /* Non-secure access control register. */
 
155
        uint32_t c2_base0; /* MMU translation table base 0.  */
 
156
        uint32_t c2_base0_hi; /* MMU translation table base 0, high 32 bits */
 
157
        uint32_t c2_base1; /* MMU translation table base 0.  */
 
158
        uint32_t c2_base1_hi; /* MMU translation table base 1, high 32 bits */
 
159
        uint32_t c2_control; /* MMU translation table base control.  */
 
160
        uint32_t c2_mask; /* MMU translation table base selection mask.  */
 
161
        uint32_t c2_base_mask; /* MMU translation table base 0 mask. */
 
162
        uint32_t c2_data; /* MPU data cachable bits.  */
 
163
        uint32_t c2_insn; /* MPU instruction cachable bits.  */
 
164
        uint32_t c3; /* MMU domain access control register
 
165
                        MPU write buffer control.  */
 
166
        uint32_t c5_insn; /* Fault status registers.  */
 
167
        uint32_t c5_data;
 
168
        uint32_t c6_region[8]; /* MPU base/size registers.  */
 
169
        uint32_t c6_insn; /* Fault address registers.  */
 
170
        uint32_t c6_data;
 
171
        uint32_t c7_par;  /* Translation result. */
 
172
        uint32_t c7_par_hi;  /* Translation result, high 32 bits */
 
173
        uint32_t c9_insn; /* Cache lockdown registers.  */
 
174
        uint32_t c9_data;
 
175
        uint32_t c9_pmcr; /* performance monitor control register */
 
176
        uint32_t c9_pmcnten; /* perf monitor counter enables */
 
177
        uint32_t c9_pmovsr; /* perf monitor overflow status */
 
178
        uint32_t c9_pmxevtyper; /* perf monitor event type */
 
179
        uint32_t c9_pmuserenr; /* perf monitor user enable */
 
180
        uint32_t c9_pminten; /* perf monitor interrupt enables */
 
181
        uint32_t c12_vbar; /* vector base address register */
 
182
        uint32_t c13_fcse; /* FCSE PID.  */
 
183
        uint32_t c13_context; /* Context ID.  */
 
184
        uint32_t c13_tls1; /* User RW Thread register.  */
 
185
        uint32_t c13_tls2; /* User RO Thread register.  */
 
186
        uint32_t c13_tls3; /* Privileged Thread register.  */
 
187
        uint32_t c14_cntfrq; /* Counter Frequency register */
 
188
        uint32_t c14_cntkctl; /* Timer Control register */
 
189
        ARMGenericTimer c14_timer[NUM_GTIMERS];
 
190
        uint32_t c15_cpar; /* XScale Coprocessor Access Register */
 
191
        uint32_t c15_ticonfig; /* TI925T configuration byte.  */
 
192
        uint32_t c15_i_max; /* Maximum D-cache dirty line index.  */
 
193
        uint32_t c15_i_min; /* Minimum D-cache dirty line index.  */
 
194
        uint32_t c15_threadid; /* TI debugger thread-ID.  */
 
195
        uint32_t c15_config_base_address; /* SCU base address.  */
 
196
        uint32_t c15_diagnostic; /* diagnostic register */
 
197
        uint32_t c15_power_diagnostic;
 
198
        uint32_t c15_power_control; /* power control */
 
199
    } cp15;
 
200
 
 
201
    /* System registers (AArch64) */
 
202
    struct {
 
203
        uint64_t tpidr_el0;
 
204
    } sr;
 
205
 
 
206
    struct {
 
207
        uint32_t other_sp;
 
208
        uint32_t vecbase;
 
209
        uint32_t basepri;
 
210
        uint32_t control;
 
211
        int current_sp;
 
212
        int exception;
 
213
        int pending_exception;
 
214
    } v7m;
 
215
 
 
216
    /* Thumb-2 EE state.  */
 
217
    uint32_t teecr;
 
218
    uint32_t teehbr;
 
219
 
 
220
    /* VFP coprocessor state.  */
 
221
    struct {
 
222
        /* VFP/Neon register state. Note that the mapping between S, D and Q
 
223
         * views of the register bank differs between AArch64 and AArch32:
 
224
         * In AArch32:
 
225
         *  Qn = regs[2n+1]:regs[2n]
 
226
         *  Dn = regs[n]
 
227
         *  Sn = regs[n/2] bits 31..0 for even n, and bits 63..32 for odd n
 
228
         * (and regs[32] to regs[63] are inaccessible)
 
229
         * In AArch64:
 
230
         *  Qn = regs[2n+1]:regs[2n]
 
231
         *  Dn = regs[2n]
 
232
         *  Sn = regs[2n] bits 31..0
 
233
         * This corresponds to the architecturally defined mapping between
 
234
         * the two execution states, and means we do not need to explicitly
 
235
         * map these registers when changing states.
 
236
         */
 
237
        float64 regs[64];
 
238
 
 
239
        uint32_t xregs[16];
 
240
        /* We store these fpcsr fields separately for convenience.  */
 
241
        int vec_len;
 
242
        int vec_stride;
 
243
 
 
244
        /* scratch space when Tn are not sufficient.  */
 
245
        uint32_t scratch[8];
 
246
 
 
247
        /* fp_status is the "normal" fp status. standard_fp_status retains
 
248
         * values corresponding to the ARM "Standard FPSCR Value", ie
 
249
         * default-NaN, flush-to-zero, round-to-nearest and is used by
 
250
         * any operations (generally Neon) which the architecture defines
 
251
         * as controlled by the standard FPSCR value rather than the FPSCR.
 
252
         *
 
253
         * To avoid having to transfer exception bits around, we simply
 
254
         * say that the FPSCR cumulative exception flags are the logical
 
255
         * OR of the flags in the two fp statuses. This relies on the
 
256
         * only thing which needs to read the exception flags being
 
257
         * an explicit FPSCR read.
 
258
         */
 
259
        float_status fp_status;
 
260
        float_status standard_fp_status;
 
261
    } vfp;
 
262
    uint32_t exclusive_addr;
 
263
    uint32_t exclusive_val;
 
264
    uint32_t exclusive_high;
 
265
#if defined(CONFIG_USER_ONLY)
 
266
    uint32_t exclusive_test;
 
267
    uint32_t exclusive_info;
 
268
#endif
 
269
 
 
270
    /* iwMMXt coprocessor state.  */
 
271
    struct {
 
272
        uint64_t regs[16];
 
273
        uint64_t val;
 
274
 
 
275
        uint32_t cregs[16];
 
276
    } iwmmxt;
 
277
 
 
278
    /* For mixed endian mode.  */
 
279
    bool bswap_code;
 
280
 
 
281
#if defined(CONFIG_USER_ONLY)
 
282
    /* For usermode syscall translation.  */
 
283
    int eabi;
 
284
#endif
 
285
 
 
286
    CPU_COMMON
 
287
 
 
288
    /* These fields after the common ones so they are preserved on reset.  */
 
289
 
 
290
    /* Internal CPU feature flags.  */
 
291
    uint64_t features;
 
292
 
 
293
    void *nvic;
 
294
    const struct arm_boot_info *boot_info;
 
295
} CPUARMState;
 
296
 
 
297
#include "cpu-qom.h"
 
298
 
 
299
ARMCPU *cpu_arm_init(const char *cpu_model);
 
300
void arm_translate_init(void);
 
301
void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu);
 
302
int cpu_arm_exec(CPUARMState *s);
 
303
int bank_number(int mode);
 
304
void switch_mode(CPUARMState *, int);
 
305
uint32_t do_arm_semihosting(CPUARMState *env);
 
306
 
 
307
static inline bool is_a64(CPUARMState *env)
 
308
{
 
309
    return env->aarch64;
 
310
}
 
311
 
 
312
#define PSTATE_N_SHIFT 3
 
313
#define PSTATE_N  (1 << PSTATE_N_SHIFT)
 
314
#define PSTATE_Z_SHIFT 2
 
315
#define PSTATE_Z  (1 << PSTATE_Z_SHIFT)
 
316
#define PSTATE_C_SHIFT 1
 
317
#define PSTATE_C  (1 << PSTATE_C_SHIFT)
 
318
#define PSTATE_V_SHIFT 0
 
319
#define PSTATE_V  (1 << PSTATE_V_SHIFT)
 
320
 
 
321
/* you can call this signal handler from your SIGBUS and SIGSEGV
 
322
   signal handlers to inform the virtual CPU of exceptions. non zero
 
323
   is returned if the signal was handled by the virtual CPU.  */
 
324
int cpu_arm_signal_handler(int host_signum, void *pinfo,
 
325
                           void *puc);
 
326
int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address, int rw,
 
327
                              int mmu_idx);
 
328
#define cpu_handle_mmu_fault cpu_arm_handle_mmu_fault
 
329
 
 
330
#define CPSR_M (0x1fU)
 
331
#define CPSR_T (1U << 5)
 
332
#define CPSR_F (1U << 6)
 
333
#define CPSR_I (1U << 7)
 
334
#define CPSR_A (1U << 8)
 
335
#define CPSR_E (1U << 9)
 
336
#define CPSR_IT_2_7 (0xfc00U)
 
337
#define CPSR_GE (0xfU << 16)
 
338
#define CPSR_RESERVED (0xfU << 20)
 
339
#define CPSR_J (1U << 24)
 
340
#define CPSR_IT_0_1 (3U << 25)
 
341
#define CPSR_Q (1U << 27)
 
342
#define CPSR_V (1U << 28)
 
343
#define CPSR_C (1U << 29)
 
344
#define CPSR_Z (1U << 30)
 
345
#define CPSR_N (1U << 31)
 
346
#define CPSR_NZCV (CPSR_N | CPSR_Z | CPSR_C | CPSR_V)
 
347
 
 
348
#define CPSR_IT (CPSR_IT_0_1 | CPSR_IT_2_7)
 
349
#define CACHED_CPSR_BITS (CPSR_T | CPSR_GE | CPSR_IT | CPSR_Q | CPSR_NZCV)
 
350
/* Bits writable in user mode.  */
 
351
#define CPSR_USER (CPSR_NZCV | CPSR_Q | CPSR_GE)
 
352
/* Execution state bits.  MRS read as zero, MSR writes ignored.  */
 
353
#define CPSR_EXEC (CPSR_T | CPSR_IT | CPSR_J)
 
354
 
 
355
/* Return the current CPSR value.  */
 
356
uint32_t cpsr_read(CPUARMState *env);
 
357
/* Set the CPSR.  Note that some bits of mask must be all-set or all-clear.  */
 
358
void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask);
 
359
 
 
360
/* Return the current xPSR value.  */
 
361
static inline uint32_t xpsr_read(CPUARMState *env)
 
362
{
 
363
    int ZF;
 
364
    ZF = (env->ZF == 0);
 
365
    return (env->NF & 0x80000000) | (ZF << 30)
 
366
        | (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
 
367
        | (env->thumb << 24) | ((env->condexec_bits & 3) << 25)
 
368
        | ((env->condexec_bits & 0xfc) << 8)
 
369
        | env->v7m.exception;
 
370
}
 
371
 
 
372
/* Set the xPSR.  Note that some bits of mask must be all-set or all-clear.  */
 
373
static inline void xpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
 
374
{
 
375
    if (mask & CPSR_NZCV) {
 
376
        env->ZF = (~val) & CPSR_Z;
 
377
        env->NF = val;
 
378
        env->CF = (val >> 29) & 1;
 
379
        env->VF = (val << 3) & 0x80000000;
 
380
    }
 
381
    if (mask & CPSR_Q)
 
382
        env->QF = ((val & CPSR_Q) != 0);
 
383
    if (mask & (1 << 24))
 
384
        env->thumb = ((val & (1 << 24)) != 0);
 
385
    if (mask & CPSR_IT_0_1) {
 
386
        env->condexec_bits &= ~3;
 
387
        env->condexec_bits |= (val >> 25) & 3;
 
388
    }
 
389
    if (mask & CPSR_IT_2_7) {
 
390
        env->condexec_bits &= 3;
 
391
        env->condexec_bits |= (val >> 8) & 0xfc;
 
392
    }
 
393
    if (mask & 0x1ff) {
 
394
        env->v7m.exception = val & 0x1ff;
 
395
    }
 
396
}
 
397
 
 
398
/* Return the current FPSCR value.  */
 
399
uint32_t vfp_get_fpscr(CPUARMState *env);
 
400
void vfp_set_fpscr(CPUARMState *env, uint32_t val);
 
401
 
 
402
enum arm_cpu_mode {
 
403
  ARM_CPU_MODE_USR = 0x10,
 
404
  ARM_CPU_MODE_FIQ = 0x11,
 
405
  ARM_CPU_MODE_IRQ = 0x12,
 
406
  ARM_CPU_MODE_SVC = 0x13,
 
407
  ARM_CPU_MODE_ABT = 0x17,
 
408
  ARM_CPU_MODE_UND = 0x1b,
 
409
  ARM_CPU_MODE_SYS = 0x1f
 
410
};
 
411
 
 
412
/* VFP system registers.  */
 
413
#define ARM_VFP_FPSID   0
 
414
#define ARM_VFP_FPSCR   1
 
415
#define ARM_VFP_MVFR1   6
 
416
#define ARM_VFP_MVFR0   7
 
417
#define ARM_VFP_FPEXC   8
 
418
#define ARM_VFP_FPINST  9
 
419
#define ARM_VFP_FPINST2 10
 
420
 
 
421
/* iwMMXt coprocessor control registers.  */
 
422
#define ARM_IWMMXT_wCID         0
 
423
#define ARM_IWMMXT_wCon         1
 
424
#define ARM_IWMMXT_wCSSF        2
 
425
#define ARM_IWMMXT_wCASF        3
 
426
#define ARM_IWMMXT_wCGR0        8
 
427
#define ARM_IWMMXT_wCGR1        9
 
428
#define ARM_IWMMXT_wCGR2        10
 
429
#define ARM_IWMMXT_wCGR3        11
 
430
 
 
431
/* If adding a feature bit which corresponds to a Linux ELF
 
432
 * HWCAP bit, remember to update the feature-bit-to-hwcap
 
433
 * mapping in linux-user/elfload.c:get_elf_hwcap().
 
434
 */
 
435
enum arm_features {
 
436
    ARM_FEATURE_VFP,
 
437
    ARM_FEATURE_AUXCR,  /* ARM1026 Auxiliary control register.  */
 
438
    ARM_FEATURE_XSCALE, /* Intel XScale extensions.  */
 
439
    ARM_FEATURE_IWMMXT, /* Intel iwMMXt extension.  */
 
440
    ARM_FEATURE_V6,
 
441
    ARM_FEATURE_V6K,
 
442
    ARM_FEATURE_V7,
 
443
    ARM_FEATURE_THUMB2,
 
444
    ARM_FEATURE_MPU,    /* Only has Memory Protection Unit, not full MMU.  */
 
445
    ARM_FEATURE_VFP3,
 
446
    ARM_FEATURE_VFP_FP16,
 
447
    ARM_FEATURE_NEON,
 
448
    ARM_FEATURE_THUMB_DIV, /* divide supported in Thumb encoding */
 
449
    ARM_FEATURE_M, /* Microcontroller profile.  */
 
450
    ARM_FEATURE_OMAPCP, /* OMAP specific CP15 ops handling.  */
 
451
    ARM_FEATURE_THUMB2EE,
 
452
    ARM_FEATURE_V7MP,    /* v7 Multiprocessing Extensions */
 
453
    ARM_FEATURE_V4T,
 
454
    ARM_FEATURE_V5,
 
455
    ARM_FEATURE_STRONGARM,
 
456
    ARM_FEATURE_VAPA, /* cp15 VA to PA lookups */
 
457
    ARM_FEATURE_ARM_DIV, /* divide supported in ARM encoding */
 
458
    ARM_FEATURE_VFP4, /* VFPv4 (implies that NEON is v2) */
 
459
    ARM_FEATURE_GENERIC_TIMER,
 
460
    ARM_FEATURE_MVFR, /* Media and VFP Feature Registers 0 and 1 */
 
461
    ARM_FEATURE_DUMMY_C15_REGS, /* RAZ/WI all of cp15 crn=15 */
 
462
    ARM_FEATURE_CACHE_TEST_CLEAN, /* 926/1026 style test-and-clean ops */
 
463
    ARM_FEATURE_CACHE_DIRTY_REG, /* 1136/1176 cache dirty status register */
 
464
    ARM_FEATURE_CACHE_BLOCK_OPS, /* v6 optional cache block operations */
 
465
    ARM_FEATURE_MPIDR, /* has cp15 MPIDR */
 
466
    ARM_FEATURE_PXN, /* has Privileged Execute Never bit */
 
467
    ARM_FEATURE_LPAE, /* has Large Physical Address Extension */
 
468
    ARM_FEATURE_V8,
 
469
    ARM_FEATURE_AARCH64, /* supports 64 bit mode */
 
470
    ARM_FEATURE_TRUSTZONE, /* TrustZone Security Extensions. */
 
471
};
 
472
 
 
473
static inline int arm_feature(CPUARMState *env, int feature)
 
474
{
 
475
    return (env->features & (1ULL << feature)) != 0;
 
476
}
 
477
 
 
478
void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 
479
 
 
480
/* Interface between CPU and Interrupt controller.  */
 
481
void armv7m_nvic_set_pending(void *opaque, int irq);
 
482
int armv7m_nvic_acknowledge_irq(void *opaque);
 
483
void armv7m_nvic_complete_irq(void *opaque, int irq);
 
484
 
 
485
/* Interface for defining coprocessor registers.
 
486
 * Registers are defined in tables of arm_cp_reginfo structs
 
487
 * which are passed to define_arm_cp_regs().
 
488
 */
 
489
 
 
490
/* When looking up a coprocessor register we look for it
 
491
 * via an integer which encodes all of:
 
492
 *  coprocessor number
 
493
 *  Crn, Crm, opc1, opc2 fields
 
494
 *  32 or 64 bit register (ie is it accessed via MRC/MCR
 
495
 *    or via MRRC/MCRR?)
 
496
 * We allow 4 bits for opc1 because MRRC/MCRR have a 4 bit field.
 
497
 * (In this case crn and opc2 should be zero.)
 
498
 */
 
499
#define ENCODE_CP_REG(cp, is64, crn, crm, opc1, opc2)   \
 
500
    (((cp) << 16) | ((is64) << 15) | ((crn) << 11) |    \
 
501
     ((crm) << 7) | ((opc1) << 3) | (opc2))
 
502
 
 
503
/* Note that these must line up with the KVM/ARM register
 
504
 * ID field definitions (kvm.c will check this, but we
 
505
 * can't just use the KVM defines here as the kvm headers
 
506
 * are unavailable to non-KVM-specific files)
 
507
 */
 
508
#define CP_REG_SIZE_SHIFT 52
 
509
#define CP_REG_SIZE_MASK       0x00f0000000000000ULL
 
510
#define CP_REG_SIZE_U32        0x0020000000000000ULL
 
511
#define CP_REG_SIZE_U64        0x0030000000000000ULL
 
512
#define CP_REG_ARM             0x4000000000000000ULL
 
513
 
 
514
/* Convert a full 64 bit KVM register ID to the truncated 32 bit
 
515
 * version used as a key for the coprocessor register hashtable
 
516
 */
 
517
static inline uint32_t kvm_to_cpreg_id(uint64_t kvmid)
 
518
{
 
519
    uint32_t cpregid = kvmid;
 
520
    if ((kvmid & CP_REG_SIZE_MASK) == CP_REG_SIZE_U64) {
 
521
        cpregid |= (1 << 15);
 
522
    }
 
523
    return cpregid;
 
524
}
 
525
 
 
526
/* Convert a truncated 32 bit hashtable key into the full
 
527
 * 64 bit KVM register ID.
 
528
 */
 
529
static inline uint64_t cpreg_to_kvm_id(uint32_t cpregid)
 
530
{
 
531
    uint64_t kvmid = cpregid & ~(1 << 15);
 
532
    if (cpregid & (1 << 15)) {
 
533
        kvmid |= CP_REG_SIZE_U64 | CP_REG_ARM;
 
534
    } else {
 
535
        kvmid |= CP_REG_SIZE_U32 | CP_REG_ARM;
 
536
    }
 
537
    return kvmid;
 
538
}
 
539
 
 
540
/* ARMCPRegInfo type field bits. If the SPECIAL bit is set this is a
 
541
 * special-behaviour cp reg and bits [15..8] indicate what behaviour
 
542
 * it has. Otherwise it is a simple cp reg, where CONST indicates that
 
543
 * TCG can assume the value to be constant (ie load at translate time)
 
544
 * and 64BIT indicates a 64 bit wide coprocessor register. SUPPRESS_TB_END
 
545
 * indicates that the TB should not be ended after a write to this register
 
546
 * (the default is that the TB ends after cp writes). OVERRIDE permits
 
547
 * a register definition to override a previous definition for the
 
548
 * same (cp, is64, crn, crm, opc1, opc2) tuple: either the new or the
 
549
 * old must have the OVERRIDE bit set.
 
550
 * NO_MIGRATE indicates that this register should be ignored for migration;
 
551
 * (eg because any state is accessed via some other coprocessor register).
 
552
 * IO indicates that this register does I/O and therefore its accesses
 
553
 * need to be surrounded by gen_io_start()/gen_io_end(). In particular,
 
554
 * registers which implement clocks or timers require this.
 
555
 */
 
556
#define ARM_CP_SPECIAL 1
 
557
#define ARM_CP_CONST 2
 
558
#define ARM_CP_64BIT 4
 
559
#define ARM_CP_SUPPRESS_TB_END 8
 
560
#define ARM_CP_OVERRIDE 16
 
561
#define ARM_CP_NO_MIGRATE 32
 
562
#define ARM_CP_IO 64
 
563
#define ARM_CP_NOP (ARM_CP_SPECIAL | (1 << 8))
 
564
#define ARM_CP_WFI (ARM_CP_SPECIAL | (2 << 8))
 
565
#define ARM_LAST_SPECIAL ARM_CP_WFI
 
566
/* Used only as a terminator for ARMCPRegInfo lists */
 
567
#define ARM_CP_SENTINEL 0xffff
 
568
/* Mask of only the flag bits in a type field */
 
569
#define ARM_CP_FLAG_MASK 0x7f
 
570
 
 
571
/* Return true if cptype is a valid type field. This is used to try to
 
572
 * catch errors where the sentinel has been accidentally left off the end
 
573
 * of a list of registers.
 
574
 */
 
575
static inline bool cptype_valid(int cptype)
 
576
{
 
577
    return ((cptype & ~ARM_CP_FLAG_MASK) == 0)
 
578
        || ((cptype & ARM_CP_SPECIAL) &&
 
579
            ((cptype & ~ARM_CP_FLAG_MASK) <= ARM_LAST_SPECIAL));
 
580
}
 
581
 
 
582
/* Access rights:
 
583
 * We define bits for Read and Write access for what rev C of the v7-AR ARM ARM
 
584
 * defines as PL0 (user), PL1 (fiq/irq/svc/abt/und/sys, ie privileged), and
 
585
 * PL2 (hyp). The other level which has Read and Write bits is Secure PL1
 
586
 * (ie any of the privileged modes in Secure state, or Monitor mode).
 
587
 * If a register is accessible in one privilege level it's always accessible
 
588
 * in higher privilege levels too. Since "Secure PL1" also follows this rule
 
589
 * (ie anything visible in PL2 is visible in S-PL1, some things are only
 
590
 * visible in S-PL1) but "Secure PL1" is a bit of a mouthful, we bend the
 
591
 * terminology a little and call this PL3.
 
592
 *
 
593
 * If access permissions for a register are more complex than can be
 
594
 * described with these bits, then use a laxer set of restrictions, and
 
595
 * do the more restrictive/complex check inside a helper function.
 
596
 */
 
597
#define PL3_R 0x80
 
598
#define PL3_W 0x40
 
599
#define PL2_R (0x20 | PL3_R)
 
600
#define PL2_W (0x10 | PL3_W)
 
601
#define PL1_R (0x08 | PL2_R)
 
602
#define PL1_W (0x04 | PL2_W)
 
603
#define PL0_R (0x02 | PL1_R)
 
604
#define PL0_W (0x01 | PL1_W)
 
605
 
 
606
#define PL3_RW (PL3_R | PL3_W)
 
607
#define PL2_RW (PL2_R | PL2_W)
 
608
#define PL1_RW (PL1_R | PL1_W)
 
609
#define PL0_RW (PL0_R | PL0_W)
 
610
 
 
611
static inline int arm_current_pl(CPUARMState *env)
 
612
{
 
613
    if ((env->uncached_cpsr & 0x1f) == ARM_CPU_MODE_USR) {
 
614
        return 0;
 
615
    }
 
616
    /* We don't currently implement the Virtualization or TrustZone
 
617
     * extensions, so PL2 and PL3 don't exist for us.
 
618
     */
 
619
    return 1;
 
620
}
 
621
 
 
622
typedef struct ARMCPRegInfo ARMCPRegInfo;
 
623
 
 
624
/* Access functions for coprocessor registers. These should return
 
625
 * 0 on success, or one of the EXCP_* constants if access should cause
 
626
 * an exception (in which case *value is not written).
 
627
 */
 
628
typedef int CPReadFn(CPUARMState *env, const ARMCPRegInfo *opaque,
 
629
                     uint64_t *value);
 
630
typedef int CPWriteFn(CPUARMState *env, const ARMCPRegInfo *opaque,
 
631
                      uint64_t value);
 
632
/* Hook function for register reset */
 
633
typedef void CPResetFn(CPUARMState *env, const ARMCPRegInfo *opaque);
 
634
 
 
635
#define CP_ANY 0xff
 
636
 
 
637
/* Definition of an ARM coprocessor register */
 
638
struct ARMCPRegInfo {
 
639
    /* Name of register (useful mainly for debugging, need not be unique) */
 
640
    const char *name;
 
641
    /* Location of register: coprocessor number and (crn,crm,opc1,opc2)
 
642
     * tuple. Any of crm, opc1 and opc2 may be CP_ANY to indicate a
 
643
     * 'wildcard' field -- any value of that field in the MRC/MCR insn
 
644
     * will be decoded to this register. The register read and write
 
645
     * callbacks will be passed an ARMCPRegInfo with the crn/crm/opc1/opc2
 
646
     * used by the program, so it is possible to register a wildcard and
 
647
     * then behave differently on read/write if necessary.
 
648
     * For 64 bit registers, only crm and opc1 are relevant; crn and opc2
 
649
     * must both be zero.
 
650
     */
 
651
    uint8_t cp;
 
652
    uint8_t crn;
 
653
    uint8_t crm;
 
654
    uint8_t opc1;
 
655
    uint8_t opc2;
 
656
    /* Register type: ARM_CP_* bits/values */
 
657
    int type;
 
658
    /* Access rights: PL*_[RW] */
 
659
    int access;
 
660
    /* The opaque pointer passed to define_arm_cp_regs_with_opaque() when
 
661
     * this register was defined: can be used to hand data through to the
 
662
     * register read/write functions, since they are passed the ARMCPRegInfo*.
 
663
     */
 
664
    void *opaque;
 
665
    /* Value of this register, if it is ARM_CP_CONST. Otherwise, if
 
666
     * fieldoffset is non-zero, the reset value of the register.
 
667
     */
 
668
    uint64_t resetvalue;
 
669
    /* Offset of the field in CPUARMState for this register. This is not
 
670
     * needed if either:
 
671
     *  1. type is ARM_CP_CONST or one of the ARM_CP_SPECIALs
 
672
     *  2. both readfn and writefn are specified
 
673
     */
 
674
    ptrdiff_t fieldoffset; /* offsetof(CPUARMState, field) */
 
675
    /* Function for handling reads of this register. If NULL, then reads
 
676
     * will be done by loading from the offset into CPUARMState specified
 
677
     * by fieldoffset.
 
678
     */
 
679
    CPReadFn *readfn;
 
680
    /* Function for handling writes of this register. If NULL, then writes
 
681
     * will be done by writing to the offset into CPUARMState specified
 
682
     * by fieldoffset.
 
683
     */
 
684
    CPWriteFn *writefn;
 
685
    /* Function for doing a "raw" read; used when we need to copy
 
686
     * coprocessor state to the kernel for KVM or out for
 
687
     * migration. This only needs to be provided if there is also a
 
688
     * readfn and it makes an access permission check.
 
689
     */
 
690
    CPReadFn *raw_readfn;
 
691
    /* Function for doing a "raw" write; used when we need to copy KVM
 
692
     * kernel coprocessor state into userspace, or for inbound
 
693
     * migration. This only needs to be provided if there is also a
 
694
     * writefn and it makes an access permission check or masks out
 
695
     * "unwritable" bits or has write-one-to-clear or similar behaviour.
 
696
     */
 
697
    CPWriteFn *raw_writefn;
 
698
    /* Function for resetting the register. If NULL, then reset will be done
 
699
     * by writing resetvalue to the field specified in fieldoffset. If
 
700
     * fieldoffset is 0 then no reset will be done.
 
701
     */
 
702
    CPResetFn *resetfn;
 
703
};
 
704
 
 
705
/* Macros which are lvalues for the field in CPUARMState for the
 
706
 * ARMCPRegInfo *ri.
 
707
 */
 
708
#define CPREG_FIELD32(env, ri) \
 
709
    (*(uint32_t *)((char *)(env) + (ri)->fieldoffset))
 
710
#define CPREG_FIELD64(env, ri) \
 
711
    (*(uint64_t *)((char *)(env) + (ri)->fieldoffset))
 
712
 
 
713
#define REGINFO_SENTINEL { .type = ARM_CP_SENTINEL }
 
714
 
 
715
void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
 
716
                                    const ARMCPRegInfo *regs, void *opaque);
 
717
void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
 
718
                                       const ARMCPRegInfo *regs, void *opaque);
 
719
static inline void define_arm_cp_regs(ARMCPU *cpu, const ARMCPRegInfo *regs)
 
720
{
 
721
    define_arm_cp_regs_with_opaque(cpu, regs, 0);
 
722
}
 
723
static inline void define_one_arm_cp_reg(ARMCPU *cpu, const ARMCPRegInfo *regs)
 
724
{
 
725
    define_one_arm_cp_reg_with_opaque(cpu, regs, 0);
 
726
}
 
727
const ARMCPRegInfo *get_arm_cp_reginfo(ARMCPU *cpu, uint32_t encoded_cp);
 
728
 
 
729
/* CPWriteFn that can be used to implement writes-ignored behaviour */
 
730
int arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
 
731
                        uint64_t value);
 
732
/* CPReadFn that can be used for read-as-zero behaviour */
 
733
int arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value);
 
734
 
 
735
static inline bool cp_access_ok(CPUARMState *env,
 
736
                                const ARMCPRegInfo *ri, int isread)
 
737
{
 
738
    return (ri->access >> ((arm_current_pl(env) * 2) + isread)) & 1;
 
739
}
 
740
 
 
741
/**
 
742
 * write_list_to_cpustate
 
743
 * @cpu: ARMCPU
 
744
 *
 
745
 * For each register listed in the ARMCPU cpreg_indexes list, write
 
746
 * its value from the cpreg_values list into the ARMCPUState structure.
 
747
 * This updates TCG's working data structures from KVM data or
 
748
 * from incoming migration state.
 
749
 *
 
750
 * Returns: true if all register values were updated correctly,
 
751
 * false if some register was unknown or could not be written.
 
752
 * Note that we do not stop early on failure -- we will attempt
 
753
 * writing all registers in the list.
 
754
 */
 
755
bool write_list_to_cpustate(ARMCPU *cpu);
 
756
 
 
757
/**
 
758
 * write_cpustate_to_list:
 
759
 * @cpu: ARMCPU
 
760
 *
 
761
 * For each register listed in the ARMCPU cpreg_indexes list, write
 
762
 * its value from the ARMCPUState structure into the cpreg_values list.
 
763
 * This is used to copy info from TCG's working data structures into
 
764
 * KVM or for outbound migration.
 
765
 *
 
766
 * Returns: true if all register values were read correctly,
 
767
 * false if some register was unknown or could not be read.
 
768
 * Note that we do not stop early on failure -- we will attempt
 
769
 * reading all registers in the list.
 
770
 */
 
771
bool write_cpustate_to_list(ARMCPU *cpu);
 
772
 
 
773
/* Does the core conform to the the "MicroController" profile. e.g. Cortex-M3.
 
774
   Note the M in older cores (eg. ARM7TDMI) stands for Multiply. These are
 
775
   conventional cores (ie. Application or Realtime profile).  */
 
776
 
 
777
#define IS_M(env) arm_feature(env, ARM_FEATURE_M)
 
778
 
 
779
#define ARM_CPUID_TI915T      0x54029152
 
780
#define ARM_CPUID_TI925T      0x54029252
 
781
 
 
782
#if defined(CONFIG_USER_ONLY)
 
783
#define TARGET_PAGE_BITS 12
 
784
#else
 
785
/* The ARM MMU allows 1k pages.  */
 
786
/* ??? Linux doesn't actually use these, and they're deprecated in recent
 
787
   architecture revisions.  Maybe a configure option to disable them.  */
 
788
#define TARGET_PAGE_BITS 10
 
789
#endif
 
790
 
 
791
#if defined(TARGET_AARCH64)
 
792
#  define TARGET_PHYS_ADDR_SPACE_BITS 48
 
793
#  define TARGET_VIRT_ADDR_SPACE_BITS 64
 
794
#else
 
795
#  define TARGET_PHYS_ADDR_SPACE_BITS 40
 
796
#  define TARGET_VIRT_ADDR_SPACE_BITS 32
 
797
#endif
 
798
 
 
799
static inline CPUARMState *cpu_init(const char *cpu_model)
 
800
{
 
801
    ARMCPU *cpu = cpu_arm_init(cpu_model);
 
802
    if (cpu) {
 
803
        return &cpu->env;
 
804
    }
 
805
    return NULL;
 
806
}
 
807
 
 
808
#define cpu_exec cpu_arm_exec
 
809
#define cpu_gen_code cpu_arm_gen_code
 
810
#define cpu_signal_handler cpu_arm_signal_handler
 
811
#define cpu_list arm_cpu_list
 
812
 
 
813
/* MMU modes definitions */
 
814
#define MMU_MODE0_SUFFIX _kernel
 
815
#define MMU_MODE1_SUFFIX _user
 
816
#define MMU_USER_IDX 1
 
817
static inline int cpu_mmu_index (CPUARMState *env)
 
818
{
 
819
    return (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR ? 1 : 0;
 
820
}
 
821
 
 
822
#include "exec/cpu-all.h"
 
823
 
 
824
/* Bit usage in the TB flags field: bit 31 indicates whether we are
 
825
 * in 32 or 64 bit mode. The meaning of the other bits depends on that.
 
826
 */
 
827
#define ARM_TBFLAG_AARCH64_STATE_SHIFT 31
 
828
#define ARM_TBFLAG_AARCH64_STATE_MASK  (1U << ARM_TBFLAG_AARCH64_STATE_SHIFT)
 
829
 
 
830
/* Bit usage when in AArch32 state: */
 
831
#define ARM_TBFLAG_THUMB_SHIFT      0
 
832
#define ARM_TBFLAG_THUMB_MASK       (1 << ARM_TBFLAG_THUMB_SHIFT)
 
833
#define ARM_TBFLAG_VECLEN_SHIFT     1
 
834
#define ARM_TBFLAG_VECLEN_MASK      (0x7 << ARM_TBFLAG_VECLEN_SHIFT)
 
835
#define ARM_TBFLAG_VECSTRIDE_SHIFT  4
 
836
#define ARM_TBFLAG_VECSTRIDE_MASK   (0x3 << ARM_TBFLAG_VECSTRIDE_SHIFT)
 
837
#define ARM_TBFLAG_PRIV_SHIFT       6
 
838
#define ARM_TBFLAG_PRIV_MASK        (1 << ARM_TBFLAG_PRIV_SHIFT)
 
839
#define ARM_TBFLAG_VFPEN_SHIFT      7
 
840
#define ARM_TBFLAG_VFPEN_MASK       (1 << ARM_TBFLAG_VFPEN_SHIFT)
 
841
#define ARM_TBFLAG_CONDEXEC_SHIFT   8
 
842
#define ARM_TBFLAG_CONDEXEC_MASK    (0xff << ARM_TBFLAG_CONDEXEC_SHIFT)
 
843
#define ARM_TBFLAG_BSWAP_CODE_SHIFT 16
 
844
#define ARM_TBFLAG_BSWAP_CODE_MASK  (1 << ARM_TBFLAG_BSWAP_CODE_SHIFT)
 
845
 
 
846
/* Bit usage when in AArch64 state: currently no bits defined */
 
847
 
 
848
/* some convenience accessor macros */
 
849
#define ARM_TBFLAG_AARCH64_STATE(F) \
 
850
    (((F) & ARM_TBFLAG_AARCH64_STATE_MASK) >> ARM_TBFLAG_AARCH64_STATE_SHIFT)
 
851
#define ARM_TBFLAG_THUMB(F) \
 
852
    (((F) & ARM_TBFLAG_THUMB_MASK) >> ARM_TBFLAG_THUMB_SHIFT)
 
853
#define ARM_TBFLAG_VECLEN(F) \
 
854
    (((F) & ARM_TBFLAG_VECLEN_MASK) >> ARM_TBFLAG_VECLEN_SHIFT)
 
855
#define ARM_TBFLAG_VECSTRIDE(F) \
 
856
    (((F) & ARM_TBFLAG_VECSTRIDE_MASK) >> ARM_TBFLAG_VECSTRIDE_SHIFT)
 
857
#define ARM_TBFLAG_PRIV(F) \
 
858
    (((F) & ARM_TBFLAG_PRIV_MASK) >> ARM_TBFLAG_PRIV_SHIFT)
 
859
#define ARM_TBFLAG_VFPEN(F) \
 
860
    (((F) & ARM_TBFLAG_VFPEN_MASK) >> ARM_TBFLAG_VFPEN_SHIFT)
 
861
#define ARM_TBFLAG_CONDEXEC(F) \
 
862
    (((F) & ARM_TBFLAG_CONDEXEC_MASK) >> ARM_TBFLAG_CONDEXEC_SHIFT)
 
863
#define ARM_TBFLAG_BSWAP_CODE(F) \
 
864
    (((F) & ARM_TBFLAG_BSWAP_CODE_MASK) >> ARM_TBFLAG_BSWAP_CODE_SHIFT)
 
865
 
 
866
static inline void cpu_get_tb_cpu_state(CPUARMState *env, target_ulong *pc,
 
867
                                        target_ulong *cs_base, int *flags)
 
868
{
 
869
    if (is_a64(env)) {
 
870
        *pc = env->pc;
 
871
        *flags = ARM_TBFLAG_AARCH64_STATE_MASK;
 
872
    } else {
 
873
        int privmode;
 
874
        *pc = env->regs[15];
 
875
        *flags = (env->thumb << ARM_TBFLAG_THUMB_SHIFT)
 
876
            | (env->vfp.vec_len << ARM_TBFLAG_VECLEN_SHIFT)
 
877
            | (env->vfp.vec_stride << ARM_TBFLAG_VECSTRIDE_SHIFT)
 
878
            | (env->condexec_bits << ARM_TBFLAG_CONDEXEC_SHIFT)
 
879
            | (env->bswap_code << ARM_TBFLAG_BSWAP_CODE_SHIFT);
 
880
        if (arm_feature(env, ARM_FEATURE_M)) {
 
881
            privmode = !((env->v7m.exception == 0) && (env->v7m.control & 1));
 
882
        } else {
 
883
            privmode = (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR;
 
884
        }
 
885
        if (privmode) {
 
886
            *flags |= ARM_TBFLAG_PRIV_MASK;
 
887
        }
 
888
        if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30)) {
 
889
            *flags |= ARM_TBFLAG_VFPEN_MASK;
 
890
        }
 
891
    }
 
892
 
 
893
    *cs_base = 0;
 
894
}
 
895
 
 
896
static inline bool cpu_has_work(CPUState *cpu)
 
897
{
 
898
    return cpu->interrupt_request &
 
899
        (CPU_INTERRUPT_FIQ | CPU_INTERRUPT_HARD | CPU_INTERRUPT_EXITTB);
 
900
}
 
901
 
 
902
#include "exec/exec-all.h"
 
903
 
 
904
static inline void cpu_pc_from_tb(CPUARMState *env, TranslationBlock *tb)
 
905
{
 
906
    if (ARM_TBFLAG_AARCH64_STATE(tb->flags)) {
 
907
        env->pc = tb->pc;
 
908
    } else {
 
909
        env->regs[15] = tb->pc;
 
910
    }
 
911
}
 
912
 
 
913
/* Load an instruction and return it in the standard little-endian order */
 
914
static inline uint32_t arm_ldl_code(CPUARMState *env, target_ulong addr,
 
915
                                    bool do_swap)
 
916
{
 
917
    uint32_t insn = cpu_ldl_code(env, addr);
 
918
    if (do_swap) {
 
919
        return bswap32(insn);
 
920
    }
 
921
    return insn;
 
922
}
 
923
 
 
924
/* Ditto, for a halfword (Thumb) instruction */
 
925
static inline uint16_t arm_lduw_code(CPUARMState *env, target_ulong addr,
 
926
                                     bool do_swap)
 
927
{
 
928
    uint16_t insn = cpu_lduw_code(env, addr);
 
929
    if (do_swap) {
 
930
        return bswap16(insn);
 
931
    }
 
932
    return insn;
 
933
}
 
934
 
 
935
#endif