← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/linaro/0060-target-arm-add-support-for-smc.patch/target-arm/helper.c

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2014-02-04 12:13:08 UTC
  • mfrom: (10.1.45 sid)
  • Revision ID: package-import@ubuntu.com-20140204121308-1xq92lrfs75agw2g
Tags: 1.7.0+dfsg-3ubuntu1~ppa1
* Merge 1.7.0+dfsg-3 from debian.  Remaining changes:
  - debian/patches/ubuntu:
    * expose-vmx_qemu64cpu.patch
    * linaro (omap3) and arm64 patches
    * ubuntu/target-ppc-add-stubs-for-kvm-breakpoints: fix FTBFS
      on ppc
    * ubuntu/CVE-2013-4377.patch: fix denial of service via virtio
  - debian/qemu-system-x86.modprobe: set kvm_intel nested=1 options
  - debian/control:
    * add arm64 to Architectures
    * add qemu-common and qemu-system-aarch64 packages
  - debian/qemu-system-common.install: add debian/tmp/usr/lib
  - debian/qemu-system-common.preinst: add kvm group
  - debian/qemu-system-common.postinst: remove acl placed by udev,
    and add udevadm trigger.
  - qemu-system-x86.links: add eepro100.rom, remove pxe-virtio,
    pxe-e1000 and pxe-rtl8139.
  - add qemu-system-x86.qemu-kvm.upstart and .default
  - qemu-user-static.postinst-in: remove arm64 binfmt
  - debian/rules:
    * allow parallel build
    * add aarch64 to system_targets and sys_systems
    * add qemu-kvm-spice links
    * install qemu-system-x86.modprobe
  - add debian/qemu-system-common.links for OVMF.fd link
* Remove kvm-img, kvm-nbd, kvm-ifup and kvm-ifdown symlinks.

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/linaro/0060-target-arm-add-support-for-smc.patch/target-arm/helper.c
1
 
#include "cpu.h"
2
 
#include "exec/gdbstub.h"
3
 
#include "helper.h"
4
 
#include "qemu/host-utils.h"
5
 
#include "sysemu/arch_init.h"
6
 
#include "sysemu/sysemu.h"
7
 
#include "qemu/bitops.h"
8
 
 
9
 
#ifndef CONFIG_USER_ONLY
10
 
static inline int get_phys_addr(CPUARMState *env, uint32_t address,
11
 
                                int access_type, int is_user,
12
 
                                hwaddr *phys_ptr, int *prot,
13
 
                                target_ulong *page_size);
14
 
#endif
15
 
 
16
 
static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
17
 
{
18
 
    int nregs;
19
 
 
20
 
    /* VFP data registers are always little-endian.  */
21
 
    nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
22
 
    if (reg < nregs) {
23
 
        stfq_le_p(buf, env->vfp.regs[reg]);
24
 
        return 8;
25
 
    }
26
 
    if (arm_feature(env, ARM_FEATURE_NEON)) {
27
 
        /* Aliases for Q regs.  */
28
 
        nregs += 16;
29
 
        if (reg < nregs) {
30
 
            stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
31
 
            stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
32
 
            return 16;
33
 
        }
34
 
    }
35
 
    switch (reg - nregs) {
36
 
    case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
37
 
    case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
38
 
    case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
39
 
    }
40
 
    return 0;
41
 
}
42
 
 
43
 
static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
44
 
{
45
 
    int nregs;
46
 
 
47
 
    nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
48
 
    if (reg < nregs) {
49
 
        env->vfp.regs[reg] = ldfq_le_p(buf);
50
 
        return 8;
51
 
    }
52
 
    if (arm_feature(env, ARM_FEATURE_NEON)) {
53
 
        nregs += 16;
54
 
        if (reg < nregs) {
55
 
            env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
56
 
            env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
57
 
            return 16;
58
 
        }
59
 
    }
60
 
    switch (reg - nregs) {
61
 
    case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
62
 
    case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
63
 
    case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
64
 
    }
65
 
    return 0;
66
 
}
67
 
 
68
 
static int raw_read(CPUARMState *env, const ARMCPRegInfo *ri,
69
 
                    uint64_t *value)
70
 
{
71
 
    if (ri->type & ARM_CP_64BIT) {
72
 
        *value = CPREG_FIELD64(env, ri);
73
 
    } else {
74
 
        *value = CPREG_FIELD32(env, ri);
75
 
    }
76
 
    return 0;
77
 
}
78
 
 
79
 
static int raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
80
 
                     uint64_t value)
81
 
{
82
 
    if (ri->type & ARM_CP_64BIT) {
83
 
        CPREG_FIELD64(env, ri) = value;
84
 
    } else {
85
 
        CPREG_FIELD32(env, ri) = value;
86
 
    }
87
 
    return 0;
88
 
}
89
 
 
90
 
static bool read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
91
 
                            uint64_t *v)
92
 
{
93
 
    /* Raw read of a coprocessor register (as needed for migration, etc)
94
 
     * return true on success, false if the read is impossible for some reason.
95
 
     */
96
 
    if (ri->type & ARM_CP_CONST) {
97
 
        *v = ri->resetvalue;
98
 
    } else if (ri->raw_readfn) {
99
 
        return (ri->raw_readfn(env, ri, v) == 0);
100
 
    } else if (ri->readfn) {
101
 
        return (ri->readfn(env, ri, v) == 0);
102
 
    } else {
103
 
        if (ri->type & ARM_CP_64BIT) {
104
 
            *v = CPREG_FIELD64(env, ri);
105
 
        } else {
106
 
            *v = CPREG_FIELD32(env, ri);
107
 
        }
108
 
    }
109
 
    return true;
110
 
}
111
 
 
112
 
static bool write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
113
 
                             int64_t v)
114
 
{
115
 
    /* Raw write of a coprocessor register (as needed for migration, etc).
116
 
     * Return true on success, false if the write is impossible for some reason.
117
 
     * Note that constant registers are treated as write-ignored; the
118
 
     * caller should check for success by whether a readback gives the
119
 
     * value written.
120
 
     */
121
 
    if (ri->type & ARM_CP_CONST) {
122
 
        return true;
123
 
    } else if (ri->raw_writefn) {
124
 
        return (ri->raw_writefn(env, ri, v) == 0);
125
 
    } else if (ri->writefn) {
126
 
        return (ri->writefn(env, ri, v) == 0);
127
 
    } else {
128
 
        if (ri->type & ARM_CP_64BIT) {
129
 
            CPREG_FIELD64(env, ri) = v;
130
 
        } else {
131
 
            CPREG_FIELD32(env, ri) = v;
132
 
        }
133
 
    }
134
 
    return true;
135
 
}
136
 
 
137
 
bool write_cpustate_to_list(ARMCPU *cpu)
138
 
{
139
 
    /* Write the coprocessor state from cpu->env to the (index,value) list. */
140
 
    int i;
141
 
    bool ok = true;
142
 
 
143
 
    for (i = 0; i < cpu->cpreg_array_len; i++) {
144
 
        uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
145
 
        const ARMCPRegInfo *ri;
146
 
        uint64_t v;
147
 
        ri = get_arm_cp_reginfo(cpu, regidx);
148
 
        if (!ri) {
149
 
            ok = false;
150
 
            continue;
151
 
        }
152
 
        if (ri->type & ARM_CP_NO_MIGRATE) {
153
 
            continue;
154
 
        }
155
 
        if (!read_raw_cp_reg(&cpu->env, ri, &v)) {
156
 
            ok = false;
157
 
            continue;
158
 
        }
159
 
        cpu->cpreg_values[i] = v;
160
 
    }
161
 
    return ok;
162
 
}
163
 
 
164
 
bool write_list_to_cpustate(ARMCPU *cpu)
165
 
{
166
 
    int i;
167
 
    bool ok = true;
168
 
 
169
 
    for (i = 0; i < cpu->cpreg_array_len; i++) {
170
 
        uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
171
 
        uint64_t v = cpu->cpreg_values[i];
172
 
        uint64_t readback;
173
 
        const ARMCPRegInfo *ri;
174
 
 
175
 
        ri = get_arm_cp_reginfo(cpu, regidx);
176
 
        if (!ri) {
177
 
            ok = false;
178
 
            continue;
179
 
        }
180
 
        if (ri->type & ARM_CP_NO_MIGRATE) {
181
 
            continue;
182
 
        }
183
 
        /* Write value and confirm it reads back as written
184
 
         * (to catch read-only registers and partially read-only
185
 
         * registers where the incoming migration value doesn't match)
186
 
         */
187
 
        if (!write_raw_cp_reg(&cpu->env, ri, v) ||
188
 
            !read_raw_cp_reg(&cpu->env, ri, &readback) ||
189
 
            readback != v) {
190
 
            ok = false;
191
 
        }
192
 
    }
193
 
    return ok;
194
 
}
195
 
 
196
 
static void add_cpreg_to_list(gpointer key, gpointer opaque)
197
 
{
198
 
    ARMCPU *cpu = opaque;
199
 
    uint64_t regidx;
200
 
    const ARMCPRegInfo *ri;
201
 
 
202
 
    regidx = *(uint32_t *)key;
203
 
    ri = get_arm_cp_reginfo(cpu, regidx);
204
 
 
205
 
    if (!(ri->type & ARM_CP_NO_MIGRATE)) {
206
 
        cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
207
 
        /* The value array need not be initialized at this point */
208
 
        cpu->cpreg_array_len++;
209
 
    }
210
 
}
211
 
 
212
 
static void count_cpreg(gpointer key, gpointer opaque)
213
 
{
214
 
    ARMCPU *cpu = opaque;
215
 
    uint64_t regidx;
216
 
    const ARMCPRegInfo *ri;
217
 
 
218
 
    regidx = *(uint32_t *)key;
219
 
    ri = get_arm_cp_reginfo(cpu, regidx);
220
 
 
221
 
    if (!(ri->type & ARM_CP_NO_MIGRATE)) {
222
 
        cpu->cpreg_array_len++;
223
 
    }
224
 
}
225
 
 
226
 
static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
227
 
{
228
 
    uint64_t aidx = cpreg_to_kvm_id(*(uint32_t *)a);
229
 
    uint64_t bidx = cpreg_to_kvm_id(*(uint32_t *)b);
230
 
 
231
 
    if (aidx > bidx) {
232
 
        return 1;
233
 
    }
234
 
    if (aidx < bidx) {
235
 
        return -1;
236
 
    }
237
 
    return 0;
238
 
}
239
 
 
240
 
static void cpreg_make_keylist(gpointer key, gpointer value, gpointer udata)
241
 
{
242
 
    GList **plist = udata;
243
 
 
244
 
    *plist = g_list_prepend(*plist, key);
245
 
}
246
 
 
247
 
void init_cpreg_list(ARMCPU *cpu)
248
 
{
249
 
    /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
250
 
     * Note that we require cpreg_tuples[] to be sorted by key ID.
251
 
     */
252
 
    GList *keys = NULL;
253
 
    int arraylen;
254
 
 
255
 
    g_hash_table_foreach(cpu->cp_regs, cpreg_make_keylist, &keys);
256
 
 
257
 
    keys = g_list_sort(keys, cpreg_key_compare);
258
 
 
259
 
    cpu->cpreg_array_len = 0;
260
 
 
261
 
    g_list_foreach(keys, count_cpreg, cpu);
262
 
 
263
 
    arraylen = cpu->cpreg_array_len;
264
 
    cpu->cpreg_indexes = g_new(uint64_t, arraylen);
265
 
    cpu->cpreg_values = g_new(uint64_t, arraylen);
266
 
    cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
267
 
    cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
268
 
    cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
269
 
    cpu->cpreg_array_len = 0;
270
 
 
271
 
    g_list_foreach(keys, add_cpreg_to_list, cpu);
272
 
 
273
 
    assert(cpu->cpreg_array_len == arraylen);
274
 
 
275
 
    g_list_free(keys);
276
 
}
277
 
 
278
 
static int dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
279
 
{
280
 
    env->cp15.c3 = value;
281
 
    tlb_flush(env, 1); /* Flush TLB as domain not tracked in TLB */
282
 
    return 0;
283
 
}
284
 
 
285
 
static int fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
286
 
{
287
 
    if (env->cp15.c13_fcse != value) {
288
 
        /* Unlike real hardware the qemu TLB uses virtual addresses,
289
 
         * not modified virtual addresses, so this causes a TLB flush.
290
 
         */
291
 
        tlb_flush(env, 1);
292
 
        env->cp15.c13_fcse = value;
293
 
    }
294
 
    return 0;
295
 
}
296
 
static int contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
297
 
                            uint64_t value)
298
 
{
299
 
    if (env->cp15.c13_context != value && !arm_feature(env, ARM_FEATURE_MPU)) {
300
 
        /* For VMSA (when not using the LPAE long descriptor page table
301
 
         * format) this register includes the ASID, so do a TLB flush.
302
 
         * For PMSA it is purely a process ID and no action is needed.
303
 
         */
304
 
        tlb_flush(env, 1);
305
 
    }
306
 
    env->cp15.c13_context = value;
307
 
    return 0;
308
 
}
309
 
 
310
 
static int tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
311
 
                         uint64_t value)
312
 
{
313
 
    /* Invalidate all (TLBIALL) */
314
 
    tlb_flush(env, 1);
315
 
    return 0;
316
 
}
317
 
 
318
 
static int tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
319
 
                         uint64_t value)
320
 
{
321
 
    /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
322
 
    tlb_flush_page(env, value & TARGET_PAGE_MASK);
323
 
    return 0;
324
 
}
325
 
 
326
 
static int tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
327
 
                          uint64_t value)
328
 
{
329
 
    /* Invalidate by ASID (TLBIASID) */
330
 
    tlb_flush(env, value == 0);
331
 
    return 0;
332
 
}
333
 
 
334
 
static int tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
335
 
                          uint64_t value)
336
 
{
337
 
    /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
338
 
    tlb_flush_page(env, value & TARGET_PAGE_MASK);
339
 
    return 0;
340
 
}
341
 
 
342
 
static const ARMCPRegInfo cp_reginfo[] = {
343
 
    /* DBGDIDR: just RAZ. In particular this means the "debug architecture
344
 
     * version" bits will read as a reserved value, which should cause
345
 
     * Linux to not try to use the debug hardware.
346
 
     */
347
 
    { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
348
 
      .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
349
 
    /* MMU Domain access control / MPU write buffer control */
350
 
    { .name = "DACR", .cp = 15,
351
 
      .crn = 3, .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
352
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c3),
353
 
      .resetvalue = 0, .writefn = dacr_write, .raw_writefn = raw_write, },
354
 
    { .name = "FCSEIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 0,
355
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
356
 
      .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
357
 
    { .name = "CONTEXTIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 1,
358
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
359
 
      .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
360
 
    /* ??? This covers not just the impdef TLB lockdown registers but also
361
 
     * some v7VMSA registers relating to TEX remap, so it is overly broad.
362
 
     */
363
 
    { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = CP_ANY,
364
 
      .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
365
 
    /* MMU TLB control. Note that the wildcarding means we cover not just
366
 
     * the unified TLB ops but also the dside/iside/inner-shareable variants.
367
 
     */
368
 
    { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
369
 
      .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
370
 
      .type = ARM_CP_NO_MIGRATE },
371
 
    { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
372
 
      .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
373
 
      .type = ARM_CP_NO_MIGRATE },
374
 
    { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
375
 
      .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
376
 
      .type = ARM_CP_NO_MIGRATE },
377
 
    { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
378
 
      .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
379
 
      .type = ARM_CP_NO_MIGRATE },
380
 
    /* Cache maintenance ops; some of this space may be overridden later. */
381
 
    { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
382
 
      .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
383
 
      .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
384
 
    REGINFO_SENTINEL
385
 
};
386
 
 
387
 
static const ARMCPRegInfo not_v6_cp_reginfo[] = {
388
 
    /* Not all pre-v6 cores implemented this WFI, so this is slightly
389
 
     * over-broad.
390
 
     */
391
 
    { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
392
 
      .access = PL1_W, .type = ARM_CP_WFI },
393
 
    REGINFO_SENTINEL
394
 
};
395
 
 
396
 
static const ARMCPRegInfo not_v7_cp_reginfo[] = {
397
 
    /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
398
 
     * is UNPREDICTABLE; we choose to NOP as most implementations do).
399
 
     */
400
 
    { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
401
 
      .access = PL1_W, .type = ARM_CP_WFI },
402
 
    /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
403
 
     * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
404
 
     * OMAPCP will override this space.
405
 
     */
406
 
    { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
407
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
408
 
      .resetvalue = 0 },
409
 
    { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
410
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
411
 
      .resetvalue = 0 },
412
 
    /* v6 doesn't have the cache ID registers but Linux reads them anyway */
413
 
    { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
414
 
      .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
415
 
      .resetvalue = 0 },
416
 
    REGINFO_SENTINEL
417
 
};
418
 
 
419
 
static int cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
420
 
{
421
 
    if (env->cp15.c1_coproc != value) {
422
 
        env->cp15.c1_coproc = value;
423
 
        /* ??? Is this safe when called from within a TB?  */
424
 
        tb_flush(env);
425
 
    }
426
 
    return 0;
427
 
}
428
 
 
429
 
static const ARMCPRegInfo v6_cp_reginfo[] = {
430
 
    /* prefetch by MVA in v6, NOP in v7 */
431
 
    { .name = "MVA_prefetch",
432
 
      .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
433
 
      .access = PL1_W, .type = ARM_CP_NOP },
434
 
    { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
435
 
      .access = PL0_W, .type = ARM_CP_NOP },
436
 
    { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
437
 
      .access = PL0_W, .type = ARM_CP_NOP },
438
 
    { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
439
 
      .access = PL0_W, .type = ARM_CP_NOP },
440
 
    { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
441
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
442
 
      .resetvalue = 0, },
443
 
    /* Watchpoint Fault Address Register : should actually only be present
444
 
     * for 1136, 1176, 11MPCore.
445
 
     */
446
 
    { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
447
 
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
448
 
    { .name = "CPACR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2,
449
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_coproc),
450
 
      .resetvalue = 0, .writefn = cpacr_write },
451
 
    REGINFO_SENTINEL
452
 
};
453
 
 
454
 
 
455
 
static int pmreg_read(CPUARMState *env, const ARMCPRegInfo *ri,
456
 
                      uint64_t *value)
457
 
{
458
 
    /* Generic performance monitor register read function for where
459
 
     * user access may be allowed by PMUSERENR.
460
 
     */
461
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
462
 
        return EXCP_UDEF;
463
 
    }
464
 
    *value = CPREG_FIELD32(env, ri);
465
 
    return 0;
466
 
}
467
 
 
468
 
static int pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
469
 
                      uint64_t value)
470
 
{
471
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
472
 
        return EXCP_UDEF;
473
 
    }
474
 
    /* only the DP, X, D and E bits are writable */
475
 
    env->cp15.c9_pmcr &= ~0x39;
476
 
    env->cp15.c9_pmcr |= (value & 0x39);
477
 
    return 0;
478
 
}
479
 
 
480
 
static int pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
481
 
                            uint64_t value)
482
 
{
483
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
484
 
        return EXCP_UDEF;
485
 
    }
486
 
    value &= (1 << 31);
487
 
    env->cp15.c9_pmcnten |= value;
488
 
    return 0;
489
 
}
490
 
 
491
 
static int pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
492
 
                            uint64_t value)
493
 
{
494
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
495
 
        return EXCP_UDEF;
496
 
    }
497
 
    value &= (1 << 31);
498
 
    env->cp15.c9_pmcnten &= ~value;
499
 
    return 0;
500
 
}
501
 
 
502
 
static int pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
503
 
                        uint64_t value)
504
 
{
505
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
506
 
        return EXCP_UDEF;
507
 
    }
508
 
    env->cp15.c9_pmovsr &= ~value;
509
 
    return 0;
510
 
}
511
 
 
512
 
static int pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
513
 
                            uint64_t value)
514
 
{
515
 
    if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
516
 
        return EXCP_UDEF;
517
 
    }
518
 
    env->cp15.c9_pmxevtyper = value & 0xff;
519
 
    return 0;
520
 
}
521
 
 
522
 
static int pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
523
 
                            uint64_t value)
524
 
{
525
 
    env->cp15.c9_pmuserenr = value & 1;
526
 
    return 0;
527
 
}
528
 
 
529
 
static int pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
530
 
                            uint64_t value)
531
 
{
532
 
    /* We have no event counters so only the C bit can be changed */
533
 
    value &= (1 << 31);
534
 
    env->cp15.c9_pminten |= value;
535
 
    return 0;
536
 
}
537
 
 
538
 
static int pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
539
 
                            uint64_t value)
540
 
{
541
 
    value &= (1 << 31);
542
 
    env->cp15.c9_pminten &= ~value;
543
 
    return 0;
544
 
}
545
 
 
546
 
static int vbar_write(CPUARMState *env, const ARMCPRegInfo *ri,
547
 
                      uint64_t value)
548
 
{
549
 
    env->cp15.c12_vbar = value & ~0x1Ful;
550
 
    return 0;
551
 
}
552
 
 
553
 
static int ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
554
 
                       uint64_t *value)
555
 
{
556
 
    ARMCPU *cpu = arm_env_get_cpu(env);
557
 
    *value = cpu->ccsidr[env->cp15.c0_cssel];
558
 
    return 0;
559
 
}
560
 
 
561
 
static int csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
562
 
                        uint64_t value)
563
 
{
564
 
    env->cp15.c0_cssel = value & 0xf;
565
 
    return 0;
566
 
}
567
 
 
568
 
static const ARMCPRegInfo v7_cp_reginfo[] = {
569
 
    /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
570
 
     * debug components
571
 
     */
572
 
    { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
573
 
      .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
574
 
    { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
575
 
      .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
576
 
    /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
577
 
    { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
578
 
      .access = PL1_W, .type = ARM_CP_NOP },
579
 
    /* Performance monitors are implementation defined in v7,
580
 
     * but with an ARM recommended set of registers, which we
581
 
     * follow (although we don't actually implement any counters)
582
 
     *
583
 
     * Performance registers fall into three categories:
584
 
     *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
585
 
     *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
586
 
     *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
587
 
     * For the cases controlled by PMUSERENR we must set .access to PL0_RW
588
 
     * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
589
 
     */
590
 
    { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
591
 
      .access = PL0_RW, .resetvalue = 0,
592
 
      .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
593
 
      .readfn = pmreg_read, .writefn = pmcntenset_write,
594
 
      .raw_readfn = raw_read, .raw_writefn = raw_write },
595
 
    { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
596
 
      .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
597
 
      .readfn = pmreg_read, .writefn = pmcntenclr_write,
598
 
      .type = ARM_CP_NO_MIGRATE },
599
 
    { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
600
 
      .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
601
 
      .readfn = pmreg_read, .writefn = pmovsr_write,
602
 
      .raw_readfn = raw_read, .raw_writefn = raw_write },
603
 
    /* Unimplemented so WI. Strictly speaking write accesses in PL0 should
604
 
     * respect PMUSERENR.
605
 
     */
606
 
    { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
607
 
      .access = PL0_W, .type = ARM_CP_NOP },
608
 
    /* Since we don't implement any events, writing to PMSELR is UNPREDICTABLE.
609
 
     * We choose to RAZ/WI. XXX should respect PMUSERENR.
610
 
     */
611
 
    { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
612
 
      .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
613
 
    /* Unimplemented, RAZ/WI. XXX PMUSERENR */
614
 
    { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
615
 
      .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
616
 
    { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
617
 
      .access = PL0_RW,
618
 
      .fieldoffset = offsetof(CPUARMState, cp15.c9_pmxevtyper),
619
 
      .readfn = pmreg_read, .writefn = pmxevtyper_write,
620
 
      .raw_readfn = raw_read, .raw_writefn = raw_write },
621
 
    /* Unimplemented, RAZ/WI. XXX PMUSERENR */
622
 
    { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
623
 
      .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
624
 
    { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
625
 
      .access = PL0_R | PL1_RW,
626
 
      .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
627
 
      .resetvalue = 0,
628
 
      .writefn = pmuserenr_write, .raw_writefn = raw_write },
629
 
    { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
630
 
      .access = PL1_RW,
631
 
      .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
632
 
      .resetvalue = 0,
633
 
      .writefn = pmintenset_write, .raw_writefn = raw_write },
634
 
    { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
635
 
      .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
636
 
      .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
637
 
      .resetvalue = 0, .writefn = pmintenclr_write, },
638
 
    { .name = "CCSIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
639
 
      .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_MIGRATE },
640
 
    { .name = "CSSELR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
641
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c0_cssel),
642
 
      .writefn = csselr_write, .resetvalue = 0 },
643
 
    /* Auxiliary ID register: this actually has an IMPDEF value but for now
644
 
     * just RAZ for all cores:
645
 
     */
646
 
    { .name = "AIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 7,
647
 
      .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
648
 
    REGINFO_SENTINEL
649
 
};
650
 
 
651
 
static int teecr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
652
 
{
653
 
    value &= 1;
654
 
    env->teecr = value;
655
 
    return 0;
656
 
}
657
 
 
658
 
static int teehbr_read(CPUARMState *env, const ARMCPRegInfo *ri,
659
 
                       uint64_t *value)
660
 
{
661
 
    /* This is a helper function because the user access rights
662
 
     * depend on the value of the TEECR.
663
 
     */
664
 
    if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
665
 
        return EXCP_UDEF;
666
 
    }
667
 
    *value = env->teehbr;
668
 
    return 0;
669
 
}
670
 
 
671
 
static int teehbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
672
 
                        uint64_t value)
673
 
{
674
 
    if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
675
 
        return EXCP_UDEF;
676
 
    }
677
 
    env->teehbr = value;
678
 
    return 0;
679
 
}
680
 
 
681
 
static const ARMCPRegInfo t2ee_cp_reginfo[] = {
682
 
    { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
683
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
684
 
      .resetvalue = 0,
685
 
      .writefn = teecr_write },
686
 
    { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
687
 
      .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
688
 
      .resetvalue = 0, .raw_readfn = raw_read, .raw_writefn = raw_write,
689
 
      .readfn = teehbr_read, .writefn = teehbr_write },
690
 
    REGINFO_SENTINEL
691
 
};
692
 
 
693
 
static const ARMCPRegInfo v6k_cp_reginfo[] = {
694
 
    { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
695
 
      .access = PL0_RW,
696
 
      .fieldoffset = offsetof(CPUARMState, cp15.c13_tls1),
697
 
      .resetvalue = 0 },
698
 
    { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
699
 
      .access = PL0_R|PL1_W,
700
 
      .fieldoffset = offsetof(CPUARMState, cp15.c13_tls2),
701
 
      .resetvalue = 0 },
702
 
    { .name = "TPIDRPRW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 4,
703
 
      .access = PL1_RW,
704
 
      .fieldoffset = offsetof(CPUARMState, cp15.c13_tls3),
705
 
      .resetvalue = 0 },
706
 
    REGINFO_SENTINEL
707
 
};
708
 
 
709
 
#ifndef CONFIG_USER_ONLY
710
 
 
711
 
static uint64_t gt_get_countervalue(CPUARMState *env)
712
 
{
713
 
    return qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL) / GTIMER_SCALE;
714
 
}
715
 
 
716
 
static void gt_recalc_timer(ARMCPU *cpu, int timeridx)
717
 
{
718
 
    ARMGenericTimer *gt = &cpu->env.cp15.c14_timer[timeridx];
719
 
 
720
 
    if (gt->ctl & 1) {
721
 
        /* Timer enabled: calculate and set current ISTATUS, irq, and
722
 
         * reset timer to when ISTATUS next has to change
723
 
         */
724
 
        uint64_t count = gt_get_countervalue(&cpu->env);
725
 
        /* Note that this must be unsigned 64 bit arithmetic: */
726
 
        int istatus = count >= gt->cval;
727
 
        uint64_t nexttick;
728
 
 
729
 
        gt->ctl = deposit32(gt->ctl, 2, 1, istatus);
730
 
        qemu_set_irq(cpu->gt_timer_outputs[timeridx],
731
 
                     (istatus && !(gt->ctl & 2)));
732
 
        if (istatus) {
733
 
            /* Next transition is when count rolls back over to zero */
734
 
            nexttick = UINT64_MAX;
735
 
        } else {
736
 
            /* Next transition is when we hit cval */
737
 
            nexttick = gt->cval;
738
 
        }
739
 
        /* Note that the desired next expiry time might be beyond the
740
 
         * signed-64-bit range of a QEMUTimer -- in this case we just
741
 
         * set the timer for as far in the future as possible. When the
742
 
         * timer expires we will reset the timer for any remaining period.
743
 
         */
744
 
        if (nexttick > INT64_MAX / GTIMER_SCALE) {
745
 
            nexttick = INT64_MAX / GTIMER_SCALE;
746
 
        }
747
 
        timer_mod(cpu->gt_timer[timeridx], nexttick);
748
 
    } else {
749
 
        /* Timer disabled: ISTATUS and timer output always clear */
750
 
        gt->ctl &= ~4;
751
 
        qemu_set_irq(cpu->gt_timer_outputs[timeridx], 0);
752
 
        timer_del(cpu->gt_timer[timeridx]);
753
 
    }
754
 
}
755
 
 
756
 
static int gt_cntfrq_read(CPUARMState *env, const ARMCPRegInfo *ri,
757
 
                          uint64_t *value)
758
 
{
759
 
    /* Not visible from PL0 if both PL0PCTEN and PL0VCTEN are zero */
760
 
    if (arm_current_pl(env) == 0 && !extract32(env->cp15.c14_cntkctl, 0, 2)) {
761
 
        return EXCP_UDEF;
762
 
    }
763
 
    *value = env->cp15.c14_cntfrq;
764
 
    return 0;
765
 
}
766
 
 
767
 
static void gt_cnt_reset(CPUARMState *env, const ARMCPRegInfo *ri)
768
 
{
769
 
    ARMCPU *cpu = arm_env_get_cpu(env);
770
 
    int timeridx = ri->opc1 & 1;
771
 
 
772
 
    timer_del(cpu->gt_timer[timeridx]);
773
 
}
774
 
 
775
 
static int gt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri,
776
 
                       uint64_t *value)
777
 
{
778
 
    int timeridx = ri->opc1 & 1;
779
 
 
780
 
    if (arm_current_pl(env) == 0 &&
781
 
        !extract32(env->cp15.c14_cntkctl, timeridx, 1)) {
782
 
        return EXCP_UDEF;
783
 
    }
784
 
    *value = gt_get_countervalue(env);
785
 
    return 0;
786
 
}
787
 
 
788
 
static int gt_cval_read(CPUARMState *env, const ARMCPRegInfo *ri,
789
 
                        uint64_t *value)
790
 
{
791
 
    int timeridx = ri->opc1 & 1;
792
 
 
793
 
    if (arm_current_pl(env) == 0 &&
794
 
        !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
795
 
        return EXCP_UDEF;
796
 
    }
797
 
    *value = env->cp15.c14_timer[timeridx].cval;
798
 
    return 0;
799
 
}
800
 
 
801
 
static int gt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
802
 
                         uint64_t value)
803
 
{
804
 
    int timeridx = ri->opc1 & 1;
805
 
 
806
 
    env->cp15.c14_timer[timeridx].cval = value;
807
 
    gt_recalc_timer(arm_env_get_cpu(env), timeridx);
808
 
    return 0;
809
 
}
810
 
static int gt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri,
811
 
                        uint64_t *value)
812
 
{
813
 
    int timeridx = ri->crm & 1;
814
 
 
815
 
    if (arm_current_pl(env) == 0 &&
816
 
        !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
817
 
        return EXCP_UDEF;
818
 
    }
819
 
    *value = (uint32_t)(env->cp15.c14_timer[timeridx].cval -
820
 
                        gt_get_countervalue(env));
821
 
    return 0;
822
 
}
823
 
 
824
 
static int gt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
825
 
                         uint64_t value)
826
 
{
827
 
    int timeridx = ri->crm & 1;
828
 
 
829
 
    env->cp15.c14_timer[timeridx].cval = gt_get_countervalue(env) +
830
 
        + sextract64(value, 0, 32);
831
 
    gt_recalc_timer(arm_env_get_cpu(env), timeridx);
832
 
    return 0;
833
 
}
834
 
 
835
 
static int gt_ctl_read(CPUARMState *env, const ARMCPRegInfo *ri,
836
 
                       uint64_t *value)
837
 
{
838
 
    int timeridx = ri->crm & 1;
839
 
 
840
 
    if (arm_current_pl(env) == 0 &&
841
 
        !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
842
 
        return EXCP_UDEF;
843
 
    }
844
 
    *value = env->cp15.c14_timer[timeridx].ctl;
845
 
    return 0;
846
 
}
847
 
 
848
 
static int gt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
849
 
                        uint64_t value)
850
 
{
851
 
    ARMCPU *cpu = arm_env_get_cpu(env);
852
 
    int timeridx = ri->crm & 1;
853
 
    uint32_t oldval = env->cp15.c14_timer[timeridx].ctl;
854
 
 
855
 
    env->cp15.c14_timer[timeridx].ctl = value & 3;
856
 
    if ((oldval ^ value) & 1) {
857
 
        /* Enable toggled */
858
 
        gt_recalc_timer(cpu, timeridx);
859
 
    } else if ((oldval & value) & 2) {
860
 
        /* IMASK toggled: don't need to recalculate,
861
 
         * just set the interrupt line based on ISTATUS
862
 
         */
863
 
        qemu_set_irq(cpu->gt_timer_outputs[timeridx],
864
 
                     (oldval & 4) && (value & 2));
865
 
    }
866
 
    return 0;
867
 
}
868
 
 
869
 
void arm_gt_ptimer_cb(void *opaque)
870
 
{
871
 
    ARMCPU *cpu = opaque;
872
 
 
873
 
    gt_recalc_timer(cpu, GTIMER_PHYS);
874
 
}
875
 
 
876
 
void arm_gt_vtimer_cb(void *opaque)
877
 
{
878
 
    ARMCPU *cpu = opaque;
879
 
 
880
 
    gt_recalc_timer(cpu, GTIMER_VIRT);
881
 
}
882
 
 
883
 
static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
884
 
    /* Note that CNTFRQ is purely reads-as-written for the benefit
885
 
     * of software; writing it doesn't actually change the timer frequency.
886
 
     * Our reset value matches the fixed frequency we implement the timer at.
887
 
     */
888
 
    { .name = "CNTFRQ", .cp = 15, .crn = 14, .crm = 0, .opc1 = 0, .opc2 = 0,
889
 
      .access = PL1_RW | PL0_R,
890
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
891
 
      .resetvalue = (1000 * 1000 * 1000) / GTIMER_SCALE,
892
 
      .readfn = gt_cntfrq_read, .raw_readfn = raw_read,
893
 
    },
894
 
    /* overall control: mostly access permissions */
895
 
    { .name = "CNTKCTL", .cp = 15, .crn = 14, .crm = 1, .opc1 = 0, .opc2 = 0,
896
 
      .access = PL1_RW,
897
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_cntkctl),
898
 
      .resetvalue = 0,
899
 
    },
900
 
    /* per-timer control */
901
 
    { .name = "CNTP_CTL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
902
 
      .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
903
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].ctl),
904
 
      .resetvalue = 0,
905
 
      .readfn = gt_ctl_read, .writefn = gt_ctl_write,
906
 
      .raw_readfn = raw_read, .raw_writefn = raw_write,
907
 
    },
908
 
    { .name = "CNTV_CTL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 1,
909
 
      .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
910
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].ctl),
911
 
      .resetvalue = 0,
912
 
      .readfn = gt_ctl_read, .writefn = gt_ctl_write,
913
 
      .raw_readfn = raw_read, .raw_writefn = raw_write,
914
 
    },
915
 
    /* TimerValue views: a 32 bit downcounting view of the underlying state */
916
 
    { .name = "CNTP_TVAL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
917
 
      .type = ARM_CP_NO_MIGRATE | ARM_CP_IO, .access = PL1_RW | PL0_R,
918
 
      .readfn = gt_tval_read, .writefn = gt_tval_write,
919
 
    },
920
 
    { .name = "CNTV_TVAL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 0,
921
 
      .type = ARM_CP_NO_MIGRATE | ARM_CP_IO, .access = PL1_RW | PL0_R,
922
 
      .readfn = gt_tval_read, .writefn = gt_tval_write,
923
 
    },
924
 
    /* The counter itself */
925
 
    { .name = "CNTPCT", .cp = 15, .crm = 14, .opc1 = 0,
926
 
      .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_MIGRATE | ARM_CP_IO,
927
 
      .readfn = gt_cnt_read, .resetfn = gt_cnt_reset,
928
 
    },
929
 
    { .name = "CNTVCT", .cp = 15, .crm = 14, .opc1 = 1,
930
 
      .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_MIGRATE | ARM_CP_IO,
931
 
      .readfn = gt_cnt_read, .resetfn = gt_cnt_reset,
932
 
    },
933
 
    /* Comparison value, indicating when the timer goes off */
934
 
    { .name = "CNTP_CVAL", .cp = 15, .crm = 14, .opc1 = 2,
935
 
      .access = PL1_RW | PL0_R,
936
 
      .type = ARM_CP_64BIT | ARM_CP_IO,
937
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
938
 
      .resetvalue = 0,
939
 
      .readfn = gt_cval_read, .writefn = gt_cval_write,
940
 
      .raw_readfn = raw_read, .raw_writefn = raw_write,
941
 
    },
942
 
    { .name = "CNTV_CVAL", .cp = 15, .crm = 14, .opc1 = 3,
943
 
      .access = PL1_RW | PL0_R,
944
 
      .type = ARM_CP_64BIT | ARM_CP_IO,
945
 
      .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
946
 
      .resetvalue = 0,
947
 
      .readfn = gt_cval_read, .writefn = gt_cval_write,
948
 
      .raw_readfn = raw_read, .raw_writefn = raw_write,
949
 
    },
950
 
    REGINFO_SENTINEL
951
 
};
952
 
 
953
 
#else
954
 
/* In user-mode none of the generic timer registers are accessible,
955
 
 * and their implementation depends on QEMU_CLOCK_VIRTUAL and qdev gpio outputs,
956
 
 * so instead just don't register any of them.
957
 
 */
958
 
static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
959
 
    REGINFO_SENTINEL
960
 
};
961
 
 
962
 
#endif
963
 
 
964
 
static int par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
965
 
{
966
 
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
967
 
        env->cp15.c7_par = value;
968
 
    } else if (arm_feature(env, ARM_FEATURE_V7)) {
969
 
        env->cp15.c7_par = value & 0xfffff6ff;
970
 
    } else {
971
 
        env->cp15.c7_par = value & 0xfffff1ff;
972
 
    }
973
 
    return 0;
974
 
}
975
 
 
976
 
#ifndef CONFIG_USER_ONLY
977
 
/* get_phys_addr() isn't present for user-mode-only targets */
978
 
 
979
 
/* Return true if extended addresses are enabled, ie this is an
980
 
 * LPAE implementation and we are using the long-descriptor translation
981
 
 * table format because the TTBCR EAE bit is set.
982
 
 */
983
 
static inline bool extended_addresses_enabled(CPUARMState *env)
984
 
{
985
 
    return arm_feature(env, ARM_FEATURE_LPAE)
986
 
        && (env->cp15.c2_control & (1U << 31));
987
 
}
988
 
 
989
 
static int ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
990
 
{
991
 
    hwaddr phys_addr;
992
 
    target_ulong page_size;
993
 
    int prot;
994
 
    int ret, is_user = ri->opc2 & 2;
995
 
    int access_type = ri->opc2 & 1;
996
 
 
997
 
    if (ri->opc2 & 4) {
998
 
        /* Other states are only available with TrustZone */
999
 
        return EXCP_UDEF;
1000
 
    }
1001
 
    ret = get_phys_addr(env, value, access_type, is_user,
1002
 
                        &phys_addr, &prot, &page_size);
1003
 
    if (extended_addresses_enabled(env)) {
1004
 
        /* ret is a DFSR/IFSR value for the long descriptor
1005
 
         * translation table format, but with WnR always clear.
1006
 
         * Convert it to a 64-bit PAR.
1007
 
         */
1008
 
        uint64_t par64 = (1 << 11); /* LPAE bit always set */
1009
 
        if (ret == 0) {
1010
 
            par64 |= phys_addr & ~0xfffULL;
1011
 
            /* We don't set the ATTR or SH fields in the PAR. */
1012
 
        } else {
1013
 
            par64 |= 1; /* F */
1014
 
            par64 |= (ret & 0x3f) << 1; /* FS */
1015
 
            /* Note that S2WLK and FSTAGE are always zero, because we don't
1016
 
             * implement virtualization and therefore there can't be a stage 2
1017
 
             * fault.
1018
 
             */
1019
 
        }
1020
 
        env->cp15.c7_par = par64;
1021
 
        env->cp15.c7_par_hi = par64 >> 32;
1022
 
    } else {
1023
 
        /* ret is a DFSR/IFSR value for the short descriptor
1024
 
         * translation table format (with WnR always clear).
1025
 
         * Convert it to a 32-bit PAR.
1026
 
         */
1027
 
        if (ret == 0) {
1028
 
            /* We do not set any attribute bits in the PAR */
1029
 
            if (page_size == (1 << 24)
1030
 
                && arm_feature(env, ARM_FEATURE_V7)) {
1031
 
                env->cp15.c7_par = (phys_addr & 0xff000000) | 1 << 1;
1032
 
            } else {
1033
 
                env->cp15.c7_par = phys_addr & 0xfffff000;
1034
 
            }
1035
 
        } else {
1036
 
            env->cp15.c7_par = ((ret & (10 << 1)) >> 5) |
1037
 
                ((ret & (12 << 1)) >> 6) |
1038
 
                ((ret & 0xf) << 1) | 1;
1039
 
        }
1040
 
        env->cp15.c7_par_hi = 0;
1041
 
    }
1042
 
    return 0;
1043
 
}
1044
 
#endif
1045
 
 
1046
 
static const ARMCPRegInfo vapa_cp_reginfo[] = {
1047
 
    { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
1048
 
      .access = PL1_RW, .resetvalue = 0,
1049
 
      .fieldoffset = offsetof(CPUARMState, cp15.c7_par),
1050
 
      .writefn = par_write },
1051
 
#ifndef CONFIG_USER_ONLY
1052
 
    { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
1053
 
      .access = PL1_W, .writefn = ats_write, .type = ARM_CP_NO_MIGRATE },
1054
 
#endif
1055
 
    REGINFO_SENTINEL
1056
 
};
1057
 
 
1058
 
/* Return basic MPU access permission bits.  */
1059
 
static uint32_t simple_mpu_ap_bits(uint32_t val)
1060
 
{
1061
 
    uint32_t ret;
1062
 
    uint32_t mask;
1063
 
    int i;
1064
 
    ret = 0;
1065
 
    mask = 3;
1066
 
    for (i = 0; i < 16; i += 2) {
1067
 
        ret |= (val >> i) & mask;
1068
 
        mask <<= 2;
1069
 
    }
1070
 
    return ret;
1071
 
}
1072
 
 
1073
 
/* Pad basic MPU access permission bits to extended format.  */
1074
 
static uint32_t extended_mpu_ap_bits(uint32_t val)
1075
 
{
1076
 
    uint32_t ret;
1077
 
    uint32_t mask;
1078
 
    int i;
1079
 
    ret = 0;
1080
 
    mask = 3;
1081
 
    for (i = 0; i < 16; i += 2) {
1082
 
        ret |= (val & mask) << i;
1083
 
        mask <<= 2;
1084
 
    }
1085
 
    return ret;
1086
 
}
1087
 
 
1088
 
static int pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
1089
 
                                uint64_t value)
1090
 
{
1091
 
    env->cp15.c5_data = extended_mpu_ap_bits(value);
1092
 
    return 0;
1093
 
}
1094
 
 
1095
 
static int pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
1096
 
                               uint64_t *value)
1097
 
{
1098
 
    *value = simple_mpu_ap_bits(env->cp15.c5_data);
1099
 
    return 0;
1100
 
}
1101
 
 
1102
 
static int pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
1103
 
                                uint64_t value)
1104
 
{
1105
 
    env->cp15.c5_insn = extended_mpu_ap_bits(value);
1106
 
    return 0;
1107
 
}
1108
 
 
1109
 
static int pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
1110
 
                               uint64_t *value)
1111
 
{
1112
 
    *value = simple_mpu_ap_bits(env->cp15.c5_insn);
1113
 
    return 0;
1114
 
}
1115
 
 
1116
 
static int arm946_prbs_read(CPUARMState *env, const ARMCPRegInfo *ri,
1117
 
                            uint64_t *value)
1118
 
{
1119
 
    if (ri->crm >= 8) {
1120
 
        return EXCP_UDEF;
1121
 
    }
1122
 
    *value = env->cp15.c6_region[ri->crm];
1123
 
    return 0;
1124
 
}
1125
 
 
1126
 
static int arm946_prbs_write(CPUARMState *env, const ARMCPRegInfo *ri,
1127
 
                             uint64_t value)
1128
 
{
1129
 
    if (ri->crm >= 8) {
1130
 
        return EXCP_UDEF;
1131
 
    }
1132
 
    env->cp15.c6_region[ri->crm] = value;
1133
 
    return 0;
1134
 
}
1135
 
 
1136
 
static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
1137
 
    { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
1138
 
      .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
1139
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0,
1140
 
      .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
1141
 
    { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
1142
 
      .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
1143
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0,
1144
 
      .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
1145
 
    { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
1146
 
      .access = PL1_RW,
1147
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1148
 
    { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
1149
 
      .access = PL1_RW,
1150
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
1151
 
    { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
1152
 
      .access = PL1_RW,
1153
 
      .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
1154
 
    { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
1155
 
      .access = PL1_RW,
1156
 
      .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
1157
 
    /* Protection region base and size registers */
1158
 
    { .name = "946_PRBS", .cp = 15, .crn = 6, .crm = CP_ANY, .opc1 = 0,
1159
 
      .opc2 = CP_ANY, .access = PL1_RW,
1160
 
      .readfn = arm946_prbs_read, .writefn = arm946_prbs_write, },
1161
 
    REGINFO_SENTINEL
1162
 
};
1163
 
 
1164
 
static int vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
1165
 
                                uint64_t value)
1166
 
{
1167
 
    int maskshift = extract32(value, 0, 3);
1168
 
 
1169
 
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
1170
 
        value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
1171
 
    } else {
1172
 
        value &= 7;
1173
 
    }
1174
 
    /* Note that we always calculate c2_mask and c2_base_mask, but
1175
 
     * they are only used for short-descriptor tables (ie if EAE is 0);
1176
 
     * for long-descriptor tables the TTBCR fields are used differently
1177
 
     * and the c2_mask and c2_base_mask values are meaningless.
1178
 
     */
1179
 
    env->cp15.c2_control = value;
1180
 
    env->cp15.c2_mask = ~(((uint32_t)0xffffffffu) >> maskshift);
1181
 
    env->cp15.c2_base_mask = ~((uint32_t)0x3fffu >> maskshift);
1182
 
    return 0;
1183
 
}
1184
 
 
1185
 
static int vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1186
 
                            uint64_t value)
1187
 
{
1188
 
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
1189
 
        /* With LPAE the TTBCR could result in a change of ASID
1190
 
         * via the TTBCR.A1 bit, so do a TLB flush.
1191
 
         */
1192
 
        tlb_flush(env, 1);
1193
 
    }
1194
 
    return vmsa_ttbcr_raw_write(env, ri, value);
1195
 
}
1196
 
 
1197
 
static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1198
 
{
1199
 
    env->cp15.c2_base_mask = 0xffffc000u;
1200
 
    env->cp15.c2_control = 0;
1201
 
    env->cp15.c2_mask = 0;
1202
 
}
1203
 
 
1204
 
static const ARMCPRegInfo vmsa_cp_reginfo[] = {
1205
 
    { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
1206
 
      .access = PL1_RW,
1207
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1208
 
    { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
1209
 
      .access = PL1_RW,
1210
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
1211
 
    { .name = "TTBR0", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
1212
 
      .access = PL1_RW,
1213
 
      .fieldoffset = offsetof(CPUARMState, cp15.c2_base0), .resetvalue = 0, },
1214
 
    { .name = "TTBR1", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
1215
 
      .access = PL1_RW,
1216
 
      .fieldoffset = offsetof(CPUARMState, cp15.c2_base1), .resetvalue = 0, },
1217
 
    { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
1218
 
      .access = PL1_RW, .writefn = vmsa_ttbcr_write,
1219
 
      .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
1220
 
      .fieldoffset = offsetof(CPUARMState, cp15.c2_control) },
1221
 
    { .name = "DFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
1222
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_data),
1223
 
      .resetvalue = 0, },
1224
 
    REGINFO_SENTINEL
1225
 
};
1226
 
 
1227
 
static int omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
1228
 
                               uint64_t value)
1229
 
{
1230
 
    env->cp15.c15_ticonfig = value & 0xe7;
1231
 
    /* The OS_TYPE bit in this register changes the reported CPUID! */
1232
 
    env->cp15.c0_cpuid = (value & (1 << 5)) ?
1233
 
        ARM_CPUID_TI915T : ARM_CPUID_TI925T;
1234
 
    return 0;
1235
 
}
1236
 
 
1237
 
static int omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
1238
 
                               uint64_t value)
1239
 
{
1240
 
    env->cp15.c15_threadid = value & 0xffff;
1241
 
    return 0;
1242
 
}
1243
 
 
1244
 
static int omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
1245
 
                          uint64_t value)
1246
 
{
1247
 
    /* Wait-for-interrupt (deprecated) */
1248
 
    cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
1249
 
    return 0;
1250
 
}
1251
 
 
1252
 
static int omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
1253
 
                                 uint64_t value)
1254
 
{
1255
 
    /* On OMAP there are registers indicating the max/min index of dcache lines
1256
 
     * containing a dirty line; cache flush operations have to reset these.
1257
 
     */
1258
 
    env->cp15.c15_i_max = 0x000;
1259
 
    env->cp15.c15_i_min = 0xff0;
1260
 
    return 0;
1261
 
}
1262
 
 
1263
 
static const ARMCPRegInfo omap_cp_reginfo[] = {
1264
 
    { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
1265
 
      .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
1266
 
      .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1267
 
    { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
1268
 
      .access = PL1_RW, .type = ARM_CP_NOP },
1269
 
    { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
1270
 
      .access = PL1_RW,
1271
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
1272
 
      .writefn = omap_ticonfig_write },
1273
 
    { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
1274
 
      .access = PL1_RW,
1275
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
1276
 
    { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
1277
 
      .access = PL1_RW, .resetvalue = 0xff0,
1278
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
1279
 
    { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
1280
 
      .access = PL1_RW,
1281
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
1282
 
      .writefn = omap_threadid_write },
1283
 
    { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
1284
 
      .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1285
 
      .type = ARM_CP_NO_MIGRATE,
1286
 
      .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
1287
 
    /* TODO: Peripheral port remap register:
1288
 
     * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
1289
 
     * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
1290
 
     * when MMU is off.
1291
 
     */
1292
 
    { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
1293
 
      .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
1294
 
      .type = ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE,
1295
 
      .writefn = omap_cachemaint_write },
1296
 
    { .name = "C9", .cp = 15, .crn = 9,
1297
 
      .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
1298
 
      .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
1299
 
    REGINFO_SENTINEL
1300
 
};
1301
 
 
1302
 
static int xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1303
 
                             uint64_t value)
1304
 
{
1305
 
    value &= 0x3fff;
1306
 
    if (env->cp15.c15_cpar != value) {
1307
 
        /* Changes cp0 to cp13 behavior, so needs a TB flush.  */
1308
 
        tb_flush(env);
1309
 
        env->cp15.c15_cpar = value;
1310
 
    }
1311
 
    return 0;
1312
 
}
1313
 
 
1314
 
static const ARMCPRegInfo xscale_cp_reginfo[] = {
1315
 
    { .name = "XSCALE_CPAR",
1316
 
      .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1317
 
      .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
1318
 
      .writefn = xscale_cpar_write, },
1319
 
    { .name = "XSCALE_AUXCR",
1320
 
      .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
1321
 
      .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
1322
 
      .resetvalue = 0, },
1323
 
    REGINFO_SENTINEL
1324
 
};
1325
 
 
1326
 
static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
1327
 
    /* RAZ/WI the whole crn=15 space, when we don't have a more specific
1328
 
     * implementation of this implementation-defined space.
1329
 
     * Ideally this should eventually disappear in favour of actually
1330
 
     * implementing the correct behaviour for all cores.
1331
 
     */
1332
 
    { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
1333
 
      .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1334
 
      .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1335
 
      .resetvalue = 0 },
1336
 
    REGINFO_SENTINEL
1337
 
};
1338
 
 
1339
 
static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
1340
 
    /* Cache status: RAZ because we have no cache so it's always clean */
1341
 
    { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
1342
 
      .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1343
 
      .resetvalue = 0 },
1344
 
    REGINFO_SENTINEL
1345
 
};
1346
 
 
1347
 
static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
1348
 
    /* We never have a a block transfer operation in progress */
1349
 
    { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
1350
 
      .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1351
 
      .resetvalue = 0 },
1352
 
    /* The cache ops themselves: these all NOP for QEMU */
1353
 
    { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
1354
 
      .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1355
 
    { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
1356
 
      .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1357
 
    { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
1358
 
      .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1359
 
    { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
1360
 
      .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1361
 
    { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
1362
 
      .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1363
 
    { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
1364
 
      .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1365
 
    REGINFO_SENTINEL
1366
 
};
1367
 
 
1368
 
static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
1369
 
    /* The cache test-and-clean instructions always return (1 << 30)
1370
 
     * to indicate that there are no dirty cache lines.
1371
 
     */
1372
 
    { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
1373
 
      .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1374
 
      .resetvalue = (1 << 30) },
1375
 
    { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
1376
 
      .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1377
 
      .resetvalue = (1 << 30) },
1378
 
    REGINFO_SENTINEL
1379
 
};
1380
 
 
1381
 
static const ARMCPRegInfo strongarm_cp_reginfo[] = {
1382
 
    /* Ignore ReadBuffer accesses */
1383
 
    { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
1384
 
      .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1385
 
      .access = PL1_RW, .resetvalue = 0,
1386
 
      .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE },
1387
 
    REGINFO_SENTINEL
1388
 
};
1389
 
 
1390
 
static int mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
1391
 
                      uint64_t *value)
1392
 
{
1393
 
    CPUState *cs = CPU(arm_env_get_cpu(env));
1394
 
    uint32_t mpidr = cs->cpu_index;
1395
 
    /* We don't support setting cluster ID ([8..11])
1396
 
     * so these bits always RAZ.
1397
 
     */
1398
 
    if (arm_feature(env, ARM_FEATURE_V7MP)) {
1399
 
        mpidr |= (1U << 31);
1400
 
        /* Cores which are uniprocessor (non-coherent)
1401
 
         * but still implement the MP extensions set
1402
 
         * bit 30. (For instance, A9UP.) However we do
1403
 
         * not currently model any of those cores.
1404
 
         */
1405
 
    }
1406
 
    *value = mpidr;
1407
 
    return 0;
1408
 
}
1409
 
 
1410
 
static const ARMCPRegInfo mpidr_cp_reginfo[] = {
1411
 
    { .name = "MPIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
1412
 
      .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_MIGRATE },
1413
 
    REGINFO_SENTINEL
1414
 
};
1415
 
 
1416
 
static int par64_read(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
1417
 
{
1418
 
    *value = ((uint64_t)env->cp15.c7_par_hi << 32) | env->cp15.c7_par;
1419
 
    return 0;
1420
 
}
1421
 
 
1422
 
static int par64_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1423
 
{
1424
 
    env->cp15.c7_par_hi = value >> 32;
1425
 
    env->cp15.c7_par = value;
1426
 
    return 0;
1427
 
}
1428
 
 
1429
 
static void par64_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1430
 
{
1431
 
    env->cp15.c7_par_hi = 0;
1432
 
    env->cp15.c7_par = 0;
1433
 
}
1434
 
 
1435
 
static int ttbr064_read(CPUARMState *env, const ARMCPRegInfo *ri,
1436
 
                        uint64_t *value)
1437
 
{
1438
 
    *value = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
1439
 
    return 0;
1440
 
}
1441
 
 
1442
 
static int ttbr064_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
1443
 
                             uint64_t value)
1444
 
{
1445
 
    env->cp15.c2_base0_hi = value >> 32;
1446
 
    env->cp15.c2_base0 = value;
1447
 
    return 0;
1448
 
}
1449
 
 
1450
 
static int ttbr064_write(CPUARMState *env, const ARMCPRegInfo *ri,
1451
 
                         uint64_t value)
1452
 
{
1453
 
    /* Writes to the 64 bit format TTBRs may change the ASID */
1454
 
    tlb_flush(env, 1);
1455
 
    return ttbr064_raw_write(env, ri, value);
1456
 
}
1457
 
 
1458
 
static void ttbr064_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1459
 
{
1460
 
    env->cp15.c2_base0_hi = 0;
1461
 
    env->cp15.c2_base0 = 0;
1462
 
}
1463
 
 
1464
 
static int ttbr164_read(CPUARMState *env, const ARMCPRegInfo *ri,
1465
 
                        uint64_t *value)
1466
 
{
1467
 
    *value = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
1468
 
    return 0;
1469
 
}
1470
 
 
1471
 
static int ttbr164_write(CPUARMState *env, const ARMCPRegInfo *ri,
1472
 
                         uint64_t value)
1473
 
{
1474
 
    env->cp15.c2_base1_hi = value >> 32;
1475
 
    env->cp15.c2_base1 = value;
1476
 
    return 0;
1477
 
}
1478
 
 
1479
 
static void ttbr164_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1480
 
{
1481
 
    env->cp15.c2_base1_hi = 0;
1482
 
    env->cp15.c2_base1 = 0;
1483
 
}
1484
 
 
1485
 
static const ARMCPRegInfo lpae_cp_reginfo[] = {
1486
 
    /* NOP AMAIR0/1: the override is because these clash with the rather
1487
 
     * broadly specified TLB_LOCKDOWN entry in the generic cp_reginfo.
1488
 
     */
1489
 
    { .name = "AMAIR0", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
1490
 
      .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1491
 
      .resetvalue = 0 },
1492
 
    { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
1493
 
      .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1494
 
      .resetvalue = 0 },
1495
 
    /* 64 bit access versions of the (dummy) debug registers */
1496
 
    { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
1497
 
      .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1498
 
    { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
1499
 
      .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1500
 
    { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
1501
 
      .access = PL1_RW, .type = ARM_CP_64BIT,
1502
 
      .readfn = par64_read, .writefn = par64_write, .resetfn = par64_reset },
1503
 
    { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
1504
 
      .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr064_read,
1505
 
      .writefn = ttbr064_write, .raw_writefn = ttbr064_raw_write,
1506
 
      .resetfn = ttbr064_reset },
1507
 
    { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
1508
 
      .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr164_read,
1509
 
      .writefn = ttbr164_write, .resetfn = ttbr164_reset },
1510
 
    REGINFO_SENTINEL
1511
 
};
1512
 
 
1513
 
static const ARMCPRegInfo trustzone_cp_reginfo[] = {
1514
 
    /* Dummy implementations of registers; we don't enforce the
1515
 
     * 'secure mode only' access checks. TODO: revisit as part of
1516
 
     * proper fake-trustzone support.
1517
 
     */
1518
 
    { .name = "SCR", .cp = 15, .crn = 1, .crm = 1, .opc1 = 0, .opc2 = 0,
1519
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_scr),
1520
 
      .resetvalue = 0 },
1521
 
    { .name = "SDER", .cp = 15, .crn = 1, .crm = 1, .opc1 = 0, .opc2 = 1,
1522
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_sedbg),
1523
 
      .resetvalue = 0 },
1524
 
    { .name = "NSACR", .cp = 15, .crn = 1, .crm = 1, .opc1 = 0, .opc2 = 2,
1525
 
      .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_nseac),
1526
 
      .resetvalue = 0 },
1527
 
    { .name = "VBAR", .cp = 15, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 0,
1528
 
      .access = PL1_RW, .writefn = vbar_write,
1529
 
      .fieldoffset = offsetof(CPUARMState, cp15.c12_vbar),
1530
 
      .resetvalue = 0 },
1531
 
    { .name = "MVBAR", .cp = 15, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 1,
1532
 
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1533
 
    REGINFO_SENTINEL
1534
 
};
1535
 
 
1536
 
static int sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1537
 
{
1538
 
    env->cp15.c1_sys = value;
1539
 
    /* ??? Lots of these bits are not implemented.  */
1540
 
    /* This may enable/disable the MMU, so do a TLB flush.  */
1541
 
    tlb_flush(env, 1);
1542
 
    return 0;
1543
 
}
1544
 
 
1545
 
void register_cp_regs_for_features(ARMCPU *cpu)
1546
 
{
1547
 
    /* Register all the coprocessor registers based on feature bits */
1548
 
    CPUARMState *env = &cpu->env;
1549
 
    if (arm_feature(env, ARM_FEATURE_M)) {
1550
 
        /* M profile has no coprocessor registers */
1551
 
        return;
1552
 
    }
1553
 
 
1554
 
    define_arm_cp_regs(cpu, cp_reginfo);
1555
 
    if (arm_feature(env, ARM_FEATURE_V6)) {
1556
 
        /* The ID registers all have impdef reset values */
1557
 
        ARMCPRegInfo v6_idregs[] = {
1558
 
            { .name = "ID_PFR0", .cp = 15, .crn = 0, .crm = 1,
1559
 
              .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1560
 
              .resetvalue = cpu->id_pfr0 },
1561
 
            { .name = "ID_PFR1", .cp = 15, .crn = 0, .crm = 1,
1562
 
              .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1563
 
              .resetvalue = cpu->id_pfr1 },
1564
 
            { .name = "ID_DFR0", .cp = 15, .crn = 0, .crm = 1,
1565
 
              .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1566
 
              .resetvalue = cpu->id_dfr0 },
1567
 
            { .name = "ID_AFR0", .cp = 15, .crn = 0, .crm = 1,
1568
 
              .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1569
 
              .resetvalue = cpu->id_afr0 },
1570
 
            { .name = "ID_MMFR0", .cp = 15, .crn = 0, .crm = 1,
1571
 
              .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1572
 
              .resetvalue = cpu->id_mmfr0 },
1573
 
            { .name = "ID_MMFR1", .cp = 15, .crn = 0, .crm = 1,
1574
 
              .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1575
 
              .resetvalue = cpu->id_mmfr1 },
1576
 
            { .name = "ID_MMFR2", .cp = 15, .crn = 0, .crm = 1,
1577
 
              .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1578
 
              .resetvalue = cpu->id_mmfr2 },
1579
 
            { .name = "ID_MMFR3", .cp = 15, .crn = 0, .crm = 1,
1580
 
              .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1581
 
              .resetvalue = cpu->id_mmfr3 },
1582
 
            { .name = "ID_ISAR0", .cp = 15, .crn = 0, .crm = 2,
1583
 
              .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1584
 
              .resetvalue = cpu->id_isar0 },
1585
 
            { .name = "ID_ISAR1", .cp = 15, .crn = 0, .crm = 2,
1586
 
              .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1587
 
              .resetvalue = cpu->id_isar1 },
1588
 
            { .name = "ID_ISAR2", .cp = 15, .crn = 0, .crm = 2,
1589
 
              .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1590
 
              .resetvalue = cpu->id_isar2 },
1591
 
            { .name = "ID_ISAR3", .cp = 15, .crn = 0, .crm = 2,
1592
 
              .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1593
 
              .resetvalue = cpu->id_isar3 },
1594
 
            { .name = "ID_ISAR4", .cp = 15, .crn = 0, .crm = 2,
1595
 
              .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1596
 
              .resetvalue = cpu->id_isar4 },
1597
 
            { .name = "ID_ISAR5", .cp = 15, .crn = 0, .crm = 2,
1598
 
              .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1599
 
              .resetvalue = cpu->id_isar5 },
1600
 
            /* 6..7 are as yet unallocated and must RAZ */
1601
 
            { .name = "ID_ISAR6", .cp = 15, .crn = 0, .crm = 2,
1602
 
              .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1603
 
              .resetvalue = 0 },
1604
 
            { .name = "ID_ISAR7", .cp = 15, .crn = 0, .crm = 2,
1605
 
              .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1606
 
              .resetvalue = 0 },
1607
 
            REGINFO_SENTINEL
1608
 
        };
1609
 
        define_arm_cp_regs(cpu, v6_idregs);
1610
 
        define_arm_cp_regs(cpu, v6_cp_reginfo);
1611
 
    } else {
1612
 
        define_arm_cp_regs(cpu, not_v6_cp_reginfo);
1613
 
    }
1614
 
    if (arm_feature(env, ARM_FEATURE_V6K)) {
1615
 
        define_arm_cp_regs(cpu, v6k_cp_reginfo);
1616
 
    }
1617
 
    if (arm_feature(env, ARM_FEATURE_V7)) {
1618
 
        /* v7 performance monitor control register: same implementor
1619
 
         * field as main ID register, and we implement no event counters.
1620
 
         */
1621
 
        ARMCPRegInfo pmcr = {
1622
 
            .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
1623
 
            .access = PL0_RW, .resetvalue = cpu->midr & 0xff000000,
1624
 
            .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
1625
 
            .readfn = pmreg_read, .writefn = pmcr_write,
1626
 
            .raw_readfn = raw_read, .raw_writefn = raw_write,
1627
 
        };
1628
 
        ARMCPRegInfo clidr = {
1629
 
            .name = "CLIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
1630
 
            .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
1631
 
        };
1632
 
        define_one_arm_cp_reg(cpu, &pmcr);
1633
 
        define_one_arm_cp_reg(cpu, &clidr);
1634
 
        define_arm_cp_regs(cpu, v7_cp_reginfo);
1635
 
    } else {
1636
 
        define_arm_cp_regs(cpu, not_v7_cp_reginfo);
1637
 
    }
1638
 
    if (arm_feature(env, ARM_FEATURE_MPU)) {
1639
 
        /* These are the MPU registers prior to PMSAv6. Any new
1640
 
         * PMSA core later than the ARM946 will require that we
1641
 
         * implement the PMSAv6 or PMSAv7 registers, which are
1642
 
         * completely different.
1643
 
         */
1644
 
        assert(!arm_feature(env, ARM_FEATURE_V6));
1645
 
        define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
1646
 
    } else {
1647
 
        define_arm_cp_regs(cpu, vmsa_cp_reginfo);
1648
 
    }
1649
 
    if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
1650
 
        define_arm_cp_regs(cpu, t2ee_cp_reginfo);
1651
 
    }
1652
 
    if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
1653
 
        define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
1654
 
    }
1655
 
    if (arm_feature(env, ARM_FEATURE_VAPA)) {
1656
 
        define_arm_cp_regs(cpu, vapa_cp_reginfo);
1657
 
    }
1658
 
    if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
1659
 
        define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
1660
 
    }
1661
 
    if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
1662
 
        define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
1663
 
    }
1664
 
    if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
1665
 
        define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
1666
 
    }
1667
 
    if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
1668
 
        define_arm_cp_regs(cpu, omap_cp_reginfo);
1669
 
    }
1670
 
    if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
1671
 
        define_arm_cp_regs(cpu, strongarm_cp_reginfo);
1672
 
    }
1673
 
    if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1674
 
        define_arm_cp_regs(cpu, xscale_cp_reginfo);
1675
 
    }
1676
 
    if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
1677
 
        define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
1678
 
    }
1679
 
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
1680
 
        define_arm_cp_regs(cpu, lpae_cp_reginfo);
1681
 
    }
1682
 
    if (arm_feature(env, ARM_FEATURE_TRUSTZONE)) {
1683
 
        define_arm_cp_regs(cpu, trustzone_cp_reginfo);
1684
 
    }
1685
 
    /* Slightly awkwardly, the OMAP and StrongARM cores need all of
1686
 
     * cp15 crn=0 to be writes-ignored, whereas for other cores they should
1687
 
     * be read-only (ie write causes UNDEF exception).
1688
 
     */
1689
 
    {
1690
 
        ARMCPRegInfo id_cp_reginfo[] = {
1691
 
            /* Note that the MIDR isn't a simple constant register because
1692
 
             * of the TI925 behaviour where writes to another register can
1693
 
             * cause the MIDR value to change.
1694
 
             *
1695
 
             * Unimplemented registers in the c15 0 0 0 space default to
1696
 
             * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
1697
 
             * and friends override accordingly.
1698
 
             */
1699
 
            { .name = "MIDR",
1700
 
              .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
1701
 
              .access = PL1_R, .resetvalue = cpu->midr,
1702
 
              .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
1703
 
              .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
1704
 
              .type = ARM_CP_OVERRIDE },
1705
 
            { .name = "CTR",
1706
 
              .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
1707
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
1708
 
            { .name = "TCMTR",
1709
 
              .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
1710
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1711
 
            { .name = "TLBTR",
1712
 
              .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
1713
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1714
 
            /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
1715
 
            { .name = "DUMMY",
1716
 
              .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
1717
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1718
 
            { .name = "DUMMY",
1719
 
              .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
1720
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1721
 
            { .name = "DUMMY",
1722
 
              .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
1723
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1724
 
            { .name = "DUMMY",
1725
 
              .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
1726
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1727
 
            { .name = "DUMMY",
1728
 
              .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
1729
 
              .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1730
 
            REGINFO_SENTINEL
1731
 
        };
1732
 
        ARMCPRegInfo crn0_wi_reginfo = {
1733
 
            .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
1734
 
            .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
1735
 
            .type = ARM_CP_NOP | ARM_CP_OVERRIDE
1736
 
        };
1737
 
        if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
1738
 
            arm_feature(env, ARM_FEATURE_STRONGARM)) {
1739
 
            ARMCPRegInfo *r;
1740
 
            /* Register the blanket "writes ignored" value first to cover the
1741
 
             * whole space. Then update the specific ID registers to allow write
1742
 
             * access, so that they ignore writes rather than causing them to
1743
 
             * UNDEF.
1744
 
             */
1745
 
            define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
1746
 
            for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
1747
 
                r->access = PL1_RW;
1748
 
            }
1749
 
        }
1750
 
        define_arm_cp_regs(cpu, id_cp_reginfo);
1751
 
    }
1752
 
 
1753
 
    if (arm_feature(env, ARM_FEATURE_MPIDR)) {
1754
 
        define_arm_cp_regs(cpu, mpidr_cp_reginfo);
1755
 
    }
1756
 
 
1757
 
    if (arm_feature(env, ARM_FEATURE_AUXCR)) {
1758
 
        ARMCPRegInfo auxcr = {
1759
 
            .name = "AUXCR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1,
1760
 
            .access = PL1_RW, .type = ARM_CP_CONST,
1761
 
            .resetvalue = cpu->reset_auxcr
1762
 
        };
1763
 
        define_one_arm_cp_reg(cpu, &auxcr);
1764
 
    }
1765
 
 
1766
 
    /* Generic registers whose values depend on the implementation */
1767
 
    {
1768
 
        ARMCPRegInfo sctlr = {
1769
 
            .name = "SCTLR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
1770
 
            .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_sys),
1771
 
            .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
1772
 
            .raw_writefn = raw_write,
1773
 
        };
1774
 
        if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1775
 
            /* Normally we would always end the TB on an SCTLR write, but Linux
1776
 
             * arch/arm/mach-pxa/sleep.S expects two instructions following
1777
 
             * an MMU enable to execute from cache.  Imitate this behaviour.
1778
 
             */
1779
 
            sctlr.type |= ARM_CP_SUPPRESS_TB_END;
1780
 
        }
1781
 
        define_one_arm_cp_reg(cpu, &sctlr);
1782
 
    }
1783
 
}
1784
 
 
1785
 
ARMCPU *cpu_arm_init(const char *cpu_model)
1786
 
{
1787
 
    ARMCPU *cpu;
1788
 
    ObjectClass *oc;
1789
 
 
1790
 
    oc = cpu_class_by_name(TYPE_ARM_CPU, cpu_model);
1791
 
    if (!oc) {
1792
 
        return NULL;
1793
 
    }
1794
 
    cpu = ARM_CPU(object_new(object_class_get_name(oc)));
1795
 
 
1796
 
    /* TODO this should be set centrally, once possible */
1797
 
    object_property_set_bool(OBJECT(cpu), true, "realized", NULL);
1798
 
 
1799
 
    return cpu;
1800
 
}
1801
 
 
1802
 
void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
1803
 
{
1804
 
    CPUState *cs = CPU(cpu);
1805
 
    CPUARMState *env = &cpu->env;
1806
 
 
1807
 
    if (arm_feature(env, ARM_FEATURE_NEON)) {
1808
 
        gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1809
 
                                 51, "arm-neon.xml", 0);
1810
 
    } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
1811
 
        gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1812
 
                                 35, "arm-vfp3.xml", 0);
1813
 
    } else if (arm_feature(env, ARM_FEATURE_VFP)) {
1814
 
        gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1815
 
                                 19, "arm-vfp.xml", 0);
1816
 
    }
1817
 
}
1818
 
 
1819
 
/* Sort alphabetically by type name, except for "any". */
1820
 
static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
1821
 
{
1822
 
    ObjectClass *class_a = (ObjectClass *)a;
1823
 
    ObjectClass *class_b = (ObjectClass *)b;
1824
 
    const char *name_a, *name_b;
1825
 
 
1826
 
    name_a = object_class_get_name(class_a);
1827
 
    name_b = object_class_get_name(class_b);
1828
 
    if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
1829
 
        return 1;
1830
 
    } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
1831
 
        return -1;
1832
 
    } else {
1833
 
        return strcmp(name_a, name_b);
1834
 
    }
1835
 
}
1836
 
 
1837
 
static void arm_cpu_list_entry(gpointer data, gpointer user_data)
1838
 
{
1839
 
    ObjectClass *oc = data;
1840
 
    CPUListState *s = user_data;
1841
 
    const char *typename;
1842
 
    char *name;
1843
 
 
1844
 
    typename = object_class_get_name(oc);
1845
 
    name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
1846
 
    (*s->cpu_fprintf)(s->file, "  %s\n",
1847
 
                      name);
1848
 
    g_free(name);
1849
 
}
1850
 
 
1851
 
void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
1852
 
{
1853
 
    CPUListState s = {
1854
 
        .file = f,
1855
 
        .cpu_fprintf = cpu_fprintf,
1856
 
    };
1857
 
    GSList *list;
1858
 
 
1859
 
    list = object_class_get_list(TYPE_ARM_CPU, false);
1860
 
    list = g_slist_sort(list, arm_cpu_list_compare);
1861
 
    (*cpu_fprintf)(f, "Available CPUs:\n");
1862
 
    g_slist_foreach(list, arm_cpu_list_entry, &s);
1863
 
    g_slist_free(list);
1864
 
}
1865
 
 
1866
 
static void arm_cpu_add_definition(gpointer data, gpointer user_data)
1867
 
{
1868
 
    ObjectClass *oc = data;
1869
 
    CpuDefinitionInfoList **cpu_list = user_data;
1870
 
    CpuDefinitionInfoList *entry;
1871
 
    CpuDefinitionInfo *info;
1872
 
    const char *typename;
1873
 
 
1874
 
    typename = object_class_get_name(oc);
1875
 
    info = g_malloc0(sizeof(*info));
1876
 
    info->name = g_strndup(typename,
1877
 
                           strlen(typename) - strlen("-" TYPE_ARM_CPU));
1878
 
 
1879
 
    entry = g_malloc0(sizeof(*entry));
1880
 
    entry->value = info;
1881
 
    entry->next = *cpu_list;
1882
 
    *cpu_list = entry;
1883
 
}
1884
 
 
1885
 
CpuDefinitionInfoList *arch_query_cpu_definitions(Error **errp)
1886
 
{
1887
 
    CpuDefinitionInfoList *cpu_list = NULL;
1888
 
    GSList *list;
1889
 
 
1890
 
    list = object_class_get_list(TYPE_ARM_CPU, false);
1891
 
    g_slist_foreach(list, arm_cpu_add_definition, &cpu_list);
1892
 
    g_slist_free(list);
1893
 
 
1894
 
    return cpu_list;
1895
 
}
1896
 
 
1897
 
void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
1898
 
                                       const ARMCPRegInfo *r, void *opaque)
1899
 
{
1900
 
    /* Define implementations of coprocessor registers.
1901
 
     * We store these in a hashtable because typically
1902
 
     * there are less than 150 registers in a space which
1903
 
     * is 16*16*16*8*8 = 262144 in size.
1904
 
     * Wildcarding is supported for the crm, opc1 and opc2 fields.
1905
 
     * If a register is defined twice then the second definition is
1906
 
     * used, so this can be used to define some generic registers and
1907
 
     * then override them with implementation specific variations.
1908
 
     * At least one of the original and the second definition should
1909
 
     * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
1910
 
     * against accidental use.
1911
 
     */
1912
 
    int crm, opc1, opc2;
1913
 
    int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
1914
 
    int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
1915
 
    int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
1916
 
    int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
1917
 
    int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
1918
 
    int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
1919
 
    /* 64 bit registers have only CRm and Opc1 fields */
1920
 
    assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
1921
 
    /* Check that the register definition has enough info to handle
1922
 
     * reads and writes if they are permitted.
1923
 
     */
1924
 
    if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
1925
 
        if (r->access & PL3_R) {
1926
 
            assert(r->fieldoffset || r->readfn);
1927
 
        }
1928
 
        if (r->access & PL3_W) {
1929
 
            assert(r->fieldoffset || r->writefn);
1930
 
        }
1931
 
    }
1932
 
    /* Bad type field probably means missing sentinel at end of reg list */
1933
 
    assert(cptype_valid(r->type));
1934
 
    for (crm = crmmin; crm <= crmmax; crm++) {
1935
 
        for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
1936
 
            for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
1937
 
                uint32_t *key = g_new(uint32_t, 1);
1938
 
                ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
1939
 
                int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
1940
 
                *key = ENCODE_CP_REG(r->cp, is64, r->crn, crm, opc1, opc2);
1941
 
                if (opaque) {
1942
 
                    r2->opaque = opaque;
1943
 
                }
1944
 
                /* Make sure reginfo passed to helpers for wildcarded regs
1945
 
                 * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
1946
 
                 */
1947
 
                r2->crm = crm;
1948
 
                r2->opc1 = opc1;
1949
 
                r2->opc2 = opc2;
1950
 
                /* By convention, for wildcarded registers only the first
1951
 
                 * entry is used for migration; the others are marked as
1952
 
                 * NO_MIGRATE so we don't try to transfer the register
1953
 
                 * multiple times. Special registers (ie NOP/WFI) are
1954
 
                 * never migratable.
1955
 
                 */
1956
 
                if ((r->type & ARM_CP_SPECIAL) ||
1957
 
                    ((r->crm == CP_ANY) && crm != 0) ||
1958
 
                    ((r->opc1 == CP_ANY) && opc1 != 0) ||
1959
 
                    ((r->opc2 == CP_ANY) && opc2 != 0)) {
1960
 
                    r2->type |= ARM_CP_NO_MIGRATE;
1961
 
                }
1962
 
 
1963
 
                /* Overriding of an existing definition must be explicitly
1964
 
                 * requested.
1965
 
                 */
1966
 
                if (!(r->type & ARM_CP_OVERRIDE)) {
1967
 
                    ARMCPRegInfo *oldreg;
1968
 
                    oldreg = g_hash_table_lookup(cpu->cp_regs, key);
1969
 
                    if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
1970
 
                        fprintf(stderr, "Register redefined: cp=%d %d bit "
1971
 
                                "crn=%d crm=%d opc1=%d opc2=%d, "
1972
 
                                "was %s, now %s\n", r2->cp, 32 + 32 * is64,
1973
 
                                r2->crn, r2->crm, r2->opc1, r2->opc2,
1974
 
                                oldreg->name, r2->name);
1975
 
                        g_assert_not_reached();
1976
 
                    }
1977
 
                }
1978
 
                g_hash_table_insert(cpu->cp_regs, key, r2);
1979
 
            }
1980
 
        }
1981
 
    }
1982
 
}
1983
 
 
1984
 
void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
1985
 
                                    const ARMCPRegInfo *regs, void *opaque)
1986
 
{
1987
 
    /* Define a whole list of registers */
1988
 
    const ARMCPRegInfo *r;
1989
 
    for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
1990
 
        define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
1991
 
    }
1992
 
}
1993
 
 
1994
 
const ARMCPRegInfo *get_arm_cp_reginfo(ARMCPU *cpu, uint32_t encoded_cp)
1995
 
{
1996
 
    return g_hash_table_lookup(cpu->cp_regs, &encoded_cp);
1997
 
}
1998
 
 
1999
 
int arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
2000
 
                        uint64_t value)
2001
 
{
2002
 
    /* Helper coprocessor write function for write-ignore registers */
2003
 
    return 0;
2004
 
}
2005
 
 
2006
 
int arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
2007
 
{
2008
 
    /* Helper coprocessor write function for read-as-zero registers */
2009
 
    *value = 0;
2010
 
    return 0;
2011
 
}
2012
 
 
2013
 
static int bad_mode_switch(CPUARMState *env, int mode)
2014
 
{
2015
 
    /* Return true if it is not valid for us to switch to
2016
 
     * this CPU mode (ie all the UNPREDICTABLE cases in
2017
 
     * the ARM ARM CPSRWriteByInstr pseudocode).
2018
 
     */
2019
 
    switch (mode) {
2020
 
    case ARM_CPU_MODE_USR:
2021
 
    case ARM_CPU_MODE_SYS:
2022
 
    case ARM_CPU_MODE_SVC:
2023
 
    case ARM_CPU_MODE_ABT:
2024
 
    case ARM_CPU_MODE_UND:
2025
 
    case ARM_CPU_MODE_IRQ:
2026
 
    case ARM_CPU_MODE_FIQ:
2027
 
        return 0;
2028
 
    default:
2029
 
        return 1;
2030
 
    }
2031
 
}
2032
 
 
2033
 
uint32_t cpsr_read(CPUARMState *env)
2034
 
{
2035
 
    int ZF;
2036
 
    ZF = (env->ZF == 0);
2037
 
    return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
2038
 
        (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
2039
 
        | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
2040
 
        | ((env->condexec_bits & 0xfc) << 8)
2041
 
        | (env->GE << 16);
2042
 
}
2043
 
 
2044
 
void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
2045
 
{
2046
 
    if (mask & CPSR_NZCV) {
2047
 
        env->ZF = (~val) & CPSR_Z;
2048
 
        env->NF = val;
2049
 
        env->CF = (val >> 29) & 1;
2050
 
        env->VF = (val << 3) & 0x80000000;
2051
 
    }
2052
 
    if (mask & CPSR_Q)
2053
 
        env->QF = ((val & CPSR_Q) != 0);
2054
 
    if (mask & CPSR_T)
2055
 
        env->thumb = ((val & CPSR_T) != 0);
2056
 
    if (mask & CPSR_IT_0_1) {
2057
 
        env->condexec_bits &= ~3;
2058
 
        env->condexec_bits |= (val >> 25) & 3;
2059
 
    }
2060
 
    if (mask & CPSR_IT_2_7) {
2061
 
        env->condexec_bits &= 3;
2062
 
        env->condexec_bits |= (val >> 8) & 0xfc;
2063
 
    }
2064
 
    if (mask & CPSR_GE) {
2065
 
        env->GE = (val >> 16) & 0xf;
2066
 
    }
2067
 
 
2068
 
    if ((env->uncached_cpsr ^ val) & mask & CPSR_M) {
2069
 
        if (bad_mode_switch(env, val & CPSR_M)) {
2070
 
            /* Attempt to switch to an invalid mode: this is UNPREDICTABLE.
2071
 
             * We choose to ignore the attempt and leave the CPSR M field
2072
 
             * untouched.
2073
 
             */
2074
 
            mask &= ~CPSR_M;
2075
 
        } else {
2076
 
            switch_mode(env, val & CPSR_M);
2077
 
        }
2078
 
    }
2079
 
    mask &= ~CACHED_CPSR_BITS;
2080
 
    env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
2081
 
}
2082
 
 
2083
 
/* Sign/zero extend */
2084
 
uint32_t HELPER(sxtb16)(uint32_t x)
2085
 
{
2086
 
    uint32_t res;
2087
 
    res = (uint16_t)(int8_t)x;
2088
 
    res |= (uint32_t)(int8_t)(x >> 16) << 16;
2089
 
    return res;
2090
 
}
2091
 
 
2092
 
uint32_t HELPER(uxtb16)(uint32_t x)
2093
 
{
2094
 
    uint32_t res;
2095
 
    res = (uint16_t)(uint8_t)x;
2096
 
    res |= (uint32_t)(uint8_t)(x >> 16) << 16;
2097
 
    return res;
2098
 
}
2099
 
 
2100
 
uint32_t HELPER(clz)(uint32_t x)
2101
 
{
2102
 
    return clz32(x);
2103
 
}
2104
 
 
2105
 
int32_t HELPER(sdiv)(int32_t num, int32_t den)
2106
 
{
2107
 
    if (den == 0)
2108
 
      return 0;
2109
 
    if (num == INT_MIN && den == -1)
2110
 
      return INT_MIN;
2111
 
    return num / den;
2112
 
}
2113
 
 
2114
 
uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
2115
 
{
2116
 
    if (den == 0)
2117
 
      return 0;
2118
 
    return num / den;
2119
 
}
2120
 
 
2121
 
uint32_t HELPER(rbit)(uint32_t x)
2122
 
{
2123
 
    x =  ((x & 0xff000000) >> 24)
2124
 
       | ((x & 0x00ff0000) >> 8)
2125
 
       | ((x & 0x0000ff00) << 8)
2126
 
       | ((x & 0x000000ff) << 24);
2127
 
    x =  ((x & 0xf0f0f0f0) >> 4)
2128
 
       | ((x & 0x0f0f0f0f) << 4);
2129
 
    x =  ((x & 0x88888888) >> 3)
2130
 
       | ((x & 0x44444444) >> 1)
2131
 
       | ((x & 0x22222222) << 1)
2132
 
       | ((x & 0x11111111) << 3);
2133
 
    return x;
2134
 
}
2135
 
 
2136
 
#if defined(CONFIG_USER_ONLY)
2137
 
 
2138
 
void arm_cpu_do_interrupt(CPUState *cs)
2139
 
{
2140
 
    ARMCPU *cpu = ARM_CPU(cs);
2141
 
    CPUARMState *env = &cpu->env;
2142
 
 
2143
 
    env->exception_index = -1;
2144
 
}
2145
 
 
2146
 
int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address, int rw,
2147
 
                              int mmu_idx)
2148
 
{
2149
 
    if (rw == 2) {
2150
 
        env->exception_index = EXCP_PREFETCH_ABORT;
2151
 
        env->cp15.c6_insn = address;
2152
 
    } else {
2153
 
        env->exception_index = EXCP_DATA_ABORT;
2154
 
        env->cp15.c6_data = address;
2155
 
    }
2156
 
    return 1;
2157
 
}
2158
 
 
2159
 
/* These should probably raise undefined insn exceptions.  */
2160
 
void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
2161
 
{
2162
 
    cpu_abort(env, "v7m_mrs %d\n", reg);
2163
 
}
2164
 
 
2165
 
uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
2166
 
{
2167
 
    cpu_abort(env, "v7m_mrs %d\n", reg);
2168
 
    return 0;
2169
 
}
2170
 
 
2171
 
void switch_mode(CPUARMState *env, int mode)
2172
 
{
2173
 
    if (mode != ARM_CPU_MODE_USR)
2174
 
        cpu_abort(env, "Tried to switch out of user mode\n");
2175
 
}
2176
 
 
2177
 
void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
2178
 
{
2179
 
    cpu_abort(env, "banked r13 write\n");
2180
 
}
2181
 
 
2182
 
uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
2183
 
{
2184
 
    cpu_abort(env, "banked r13 read\n");
2185
 
    return 0;
2186
 
}
2187
 
 
2188
 
#else
2189
 
 
2190
 
/* Map CPU modes onto saved register banks.  */
2191
 
int bank_number(int mode)
2192
 
{
2193
 
    switch (mode) {
2194
 
    case ARM_CPU_MODE_USR:
2195
 
    case ARM_CPU_MODE_SYS:
2196
 
        return 0;
2197
 
    case ARM_CPU_MODE_SVC:
2198
 
        return 1;
2199
 
    case ARM_CPU_MODE_ABT:
2200
 
        return 2;
2201
 
    case ARM_CPU_MODE_UND:
2202
 
        return 3;
2203
 
    case ARM_CPU_MODE_IRQ:
2204
 
        return 4;
2205
 
    case ARM_CPU_MODE_FIQ:
2206
 
        return 5;
2207
 
    }
2208
 
    hw_error("bank number requested for bad CPSR mode value 0x%x\n", mode);
2209
 
}
2210
 
 
2211
 
void switch_mode(CPUARMState *env, int mode)
2212
 
{
2213
 
    int old_mode;
2214
 
    int i;
2215
 
 
2216
 
    old_mode = env->uncached_cpsr & CPSR_M;
2217
 
    if (mode == old_mode)
2218
 
        return;
2219
 
 
2220
 
    if (old_mode == ARM_CPU_MODE_FIQ) {
2221
 
        memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
2222
 
        memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
2223
 
    } else if (mode == ARM_CPU_MODE_FIQ) {
2224
 
        memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
2225
 
        memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
2226
 
    }
2227
 
 
2228
 
    i = bank_number(old_mode);
2229
 
    env->banked_r13[i] = env->regs[13];
2230
 
    env->banked_r14[i] = env->regs[14];
2231
 
    env->banked_spsr[i] = env->spsr;
2232
 
 
2233
 
    i = bank_number(mode);
2234
 
    env->regs[13] = env->banked_r13[i];
2235
 
    env->regs[14] = env->banked_r14[i];
2236
 
    env->spsr = env->banked_spsr[i];
2237
 
}
2238
 
 
2239
 
static void v7m_push(CPUARMState *env, uint32_t val)
2240
 
{
2241
 
    env->regs[13] -= 4;
2242
 
    stl_phys(env->regs[13], val);
2243
 
}
2244
 
 
2245
 
static uint32_t v7m_pop(CPUARMState *env)
2246
 
{
2247
 
    uint32_t val;
2248
 
    val = ldl_phys(env->regs[13]);
2249
 
    env->regs[13] += 4;
2250
 
    return val;
2251
 
}
2252
 
 
2253
 
/* Switch to V7M main or process stack pointer.  */
2254
 
static void switch_v7m_sp(CPUARMState *env, int process)
2255
 
{
2256
 
    uint32_t tmp;
2257
 
    if (env->v7m.current_sp != process) {
2258
 
        tmp = env->v7m.other_sp;
2259
 
        env->v7m.other_sp = env->regs[13];
2260
 
        env->regs[13] = tmp;
2261
 
        env->v7m.current_sp = process;
2262
 
    }
2263
 
}
2264
 
 
2265
 
static void do_v7m_exception_exit(CPUARMState *env)
2266
 
{
2267
 
    uint32_t type;
2268
 
    uint32_t xpsr;
2269
 
 
2270
 
    type = env->regs[15];
2271
 
    if (env->v7m.exception != 0)
2272
 
        armv7m_nvic_complete_irq(env->nvic, env->v7m.exception);
2273
 
 
2274
 
    /* Switch to the target stack.  */
2275
 
    switch_v7m_sp(env, (type & 4) != 0);
2276
 
    /* Pop registers.  */
2277
 
    env->regs[0] = v7m_pop(env);
2278
 
    env->regs[1] = v7m_pop(env);
2279
 
    env->regs[2] = v7m_pop(env);
2280
 
    env->regs[3] = v7m_pop(env);
2281
 
    env->regs[12] = v7m_pop(env);
2282
 
    env->regs[14] = v7m_pop(env);
2283
 
    env->regs[15] = v7m_pop(env);
2284
 
    xpsr = v7m_pop(env);
2285
 
    xpsr_write(env, xpsr, 0xfffffdff);
2286
 
    /* Undo stack alignment.  */
2287
 
    if (xpsr & 0x200)
2288
 
        env->regs[13] |= 4;
2289
 
    /* ??? The exception return type specifies Thread/Handler mode.  However
2290
 
       this is also implied by the xPSR value. Not sure what to do
2291
 
       if there is a mismatch.  */
2292
 
    /* ??? Likewise for mismatches between the CONTROL register and the stack
2293
 
       pointer.  */
2294
 
}
2295
 
 
2296
 
/* Exception names for debug logging; note that not all of these
2297
 
 * precisely correspond to architectural exceptions.
2298
 
 */
2299
 
static const char * const excnames[] = {
2300
 
    [EXCP_UDEF] = "Undefined Instruction",
2301
 
    [EXCP_SWI] = "SVC",
2302
 
    [EXCP_PREFETCH_ABORT] = "Prefetch Abort",
2303
 
    [EXCP_DATA_ABORT] = "Data Abort",
2304
 
    [EXCP_IRQ] = "IRQ",
2305
 
    [EXCP_FIQ] = "FIQ",
2306
 
    [EXCP_BKPT] = "Breakpoint",
2307
 
    [EXCP_EXCEPTION_EXIT] = "QEMU v7M exception exit",
2308
 
    [EXCP_KERNEL_TRAP] = "QEMU intercept of kernel commpage",
2309
 
    [EXCP_STREX] = "QEMU intercept of STREX",
2310
 
};
2311
 
 
2312
 
static inline void arm_log_exception(int idx)
2313
 
{
2314
 
    if (qemu_loglevel_mask(CPU_LOG_INT)) {
2315
 
        const char *exc = NULL;
2316
 
 
2317
 
        if (idx >= 0 && idx < ARRAY_SIZE(excnames)) {
2318
 
            exc = excnames[idx];
2319
 
        }
2320
 
        if (!exc) {
2321
 
            exc = "unknown";
2322
 
        }
2323
 
        qemu_log_mask(CPU_LOG_INT, "Taking exception %d [%s]\n", idx, exc);
2324
 
    }
2325
 
}
2326
 
 
2327
 
void arm_v7m_cpu_do_interrupt(CPUState *cs)
2328
 
{
2329
 
    ARMCPU *cpu = ARM_CPU(cs);
2330
 
    CPUARMState *env = &cpu->env;
2331
 
    uint32_t xpsr = xpsr_read(env);
2332
 
    uint32_t lr;
2333
 
    uint32_t addr;
2334
 
 
2335
 
    arm_log_exception(env->exception_index);
2336
 
 
2337
 
    lr = 0xfffffff1;
2338
 
    if (env->v7m.current_sp)
2339
 
        lr |= 4;
2340
 
    if (env->v7m.exception == 0)
2341
 
        lr |= 8;
2342
 
 
2343
 
    /* For exceptions we just mark as pending on the NVIC, and let that
2344
 
       handle it.  */
2345
 
    /* TODO: Need to escalate if the current priority is higher than the
2346
 
       one we're raising.  */
2347
 
    switch (env->exception_index) {
2348
 
    case EXCP_UDEF:
2349
 
        armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
2350
 
        return;
2351
 
    case EXCP_SWI:
2352
 
        /* The PC already points to the next instruction.  */
2353
 
        armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC);
2354
 
        return;
2355
 
    case EXCP_PREFETCH_ABORT:
2356
 
    case EXCP_DATA_ABORT:
2357
 
        armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM);
2358
 
        return;
2359
 
    case EXCP_BKPT:
2360
 
        if (semihosting_enabled) {
2361
 
            int nr;
2362
 
            nr = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2363
 
            if (nr == 0xab) {
2364
 
                env->regs[15] += 2;
2365
 
                env->regs[0] = do_arm_semihosting(env);
2366
 
                qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2367
 
                return;
2368
 
            }
2369
 
        }
2370
 
        armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG);
2371
 
        return;
2372
 
    case EXCP_IRQ:
2373
 
        env->v7m.exception = armv7m_nvic_acknowledge_irq(env->nvic);
2374
 
        break;
2375
 
    case EXCP_EXCEPTION_EXIT:
2376
 
        do_v7m_exception_exit(env);
2377
 
        return;
2378
 
    default:
2379
 
        cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2380
 
        return; /* Never happens.  Keep compiler happy.  */
2381
 
    }
2382
 
 
2383
 
    /* Align stack pointer.  */
2384
 
    /* ??? Should only do this if Configuration Control Register
2385
 
       STACKALIGN bit is set.  */
2386
 
    if (env->regs[13] & 4) {
2387
 
        env->regs[13] -= 4;
2388
 
        xpsr |= 0x200;
2389
 
    }
2390
 
    /* Switch to the handler mode.  */
2391
 
    v7m_push(env, xpsr);
2392
 
    v7m_push(env, env->regs[15]);
2393
 
    v7m_push(env, env->regs[14]);
2394
 
    v7m_push(env, env->regs[12]);
2395
 
    v7m_push(env, env->regs[3]);
2396
 
    v7m_push(env, env->regs[2]);
2397
 
    v7m_push(env, env->regs[1]);
2398
 
    v7m_push(env, env->regs[0]);
2399
 
    switch_v7m_sp(env, 0);
2400
 
    /* Clear IT bits */
2401
 
    env->condexec_bits = 0;
2402
 
    env->regs[14] = lr;
2403
 
    addr = ldl_phys(env->v7m.vecbase + env->v7m.exception * 4);
2404
 
    env->regs[15] = addr & 0xfffffffe;
2405
 
    env->thumb = addr & 1;
2406
 
}
2407
 
 
2408
 
/* Handle a CPU exception.  */
2409
 
void arm_cpu_do_interrupt(CPUState *cs)
2410
 
{
2411
 
    ARMCPU *cpu = ARM_CPU(cs);
2412
 
    CPUARMState *env = &cpu->env;
2413
 
    uint32_t addr;
2414
 
    uint32_t mask;
2415
 
    int new_mode;
2416
 
    uint32_t offset;
2417
 
 
2418
 
    assert(!IS_M(env));
2419
 
 
2420
 
    arm_log_exception(env->exception_index);
2421
 
 
2422
 
    /* TODO: Vectored interrupt controller.  */
2423
 
    switch (env->exception_index) {
2424
 
    case EXCP_UDEF:
2425
 
        new_mode = ARM_CPU_MODE_UND;
2426
 
        addr = 0x04;
2427
 
        mask = CPSR_I;
2428
 
        if (env->thumb)
2429
 
            offset = 2;
2430
 
        else
2431
 
            offset = 4;
2432
 
        break;
2433
 
    case EXCP_SWI:
2434
 
        if (semihosting_enabled) {
2435
 
            /* Check for semihosting interrupt.  */
2436
 
            if (env->thumb) {
2437
 
                mask = arm_lduw_code(env, env->regs[15] - 2, env->bswap_code)
2438
 
                    & 0xff;
2439
 
            } else {
2440
 
                mask = arm_ldl_code(env, env->regs[15] - 4, env->bswap_code)
2441
 
                    & 0xffffff;
2442
 
            }
2443
 
            /* Only intercept calls from privileged modes, to provide some
2444
 
               semblance of security.  */
2445
 
            if (((mask == 0x123456 && !env->thumb)
2446
 
                    || (mask == 0xab && env->thumb))
2447
 
                  && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2448
 
                env->regs[0] = do_arm_semihosting(env);
2449
 
                qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2450
 
                return;
2451
 
            }
2452
 
        }
2453
 
        new_mode = ARM_CPU_MODE_SVC;
2454
 
        addr = 0x08;
2455
 
        mask = CPSR_I;
2456
 
        /* The PC already points to the next instruction.  */
2457
 
        offset = 0;
2458
 
        break;
2459
 
    case EXCP_BKPT:
2460
 
        /* See if this is a semihosting syscall.  */
2461
 
        if (env->thumb && semihosting_enabled) {
2462
 
            mask = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2463
 
            if (mask == 0xab
2464
 
                  && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2465
 
                env->regs[15] += 2;
2466
 
                env->regs[0] = do_arm_semihosting(env);
2467
 
                qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2468
 
                return;
2469
 
            }
2470
 
        }
2471
 
        env->cp15.c5_insn = 2;
2472
 
        /* Fall through to prefetch abort.  */
2473
 
    case EXCP_PREFETCH_ABORT:
2474
 
        qemu_log_mask(CPU_LOG_INT, "...with IFSR 0x%x IFAR 0x%x\n",
2475
 
                      env->cp15.c5_insn, env->cp15.c6_insn);
2476
 
        new_mode = ARM_CPU_MODE_ABT;
2477
 
        addr = 0x0c;
2478
 
        mask = CPSR_A | CPSR_I;
2479
 
        offset = 4;
2480
 
        break;
2481
 
    case EXCP_DATA_ABORT:
2482
 
        qemu_log_mask(CPU_LOG_INT, "...with DFSR 0x%x DFAR 0x%x\n",
2483
 
                      env->cp15.c5_data, env->cp15.c6_data);
2484
 
        new_mode = ARM_CPU_MODE_ABT;
2485
 
        addr = 0x10;
2486
 
        mask = CPSR_A | CPSR_I;
2487
 
        offset = 8;
2488
 
        break;
2489
 
    case EXCP_IRQ:
2490
 
        new_mode = ARM_CPU_MODE_IRQ;
2491
 
        addr = 0x18;
2492
 
        /* Disable IRQ and imprecise data aborts.  */
2493
 
        mask = CPSR_A | CPSR_I;
2494
 
        offset = 4;
2495
 
        break;
2496
 
    case EXCP_FIQ:
2497
 
        new_mode = ARM_CPU_MODE_FIQ;
2498
 
        addr = 0x1c;
2499
 
        /* Disable FIQ, IRQ and imprecise data aborts.  */
2500
 
        mask = CPSR_A | CPSR_I | CPSR_F;
2501
 
        offset = 4;
2502
 
        break;
2503
 
    default:
2504
 
        cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2505
 
        return; /* Never happens.  Keep compiler happy.  */
2506
 
    }
2507
 
    /* High vectors.  */
2508
 
    if (env->cp15.c1_sys & (1 << 13)) {
2509
 
        /* when enabled, base address cannot be remapped.  */
2510
 
        addr += 0xffff0000;
2511
 
    } else {
2512
 
        /* ARM v7 architectures provide a vector base address register to remap
2513
 
         * the interrupt vector table.
2514
 
         * This register is only followed in non-monitor mode, and has a secure
2515
 
         * and un-secure copy. Since the cpu is always in a un-secure operation
2516
 
         * and is never in monitor mode this feature is always active.
2517
 
         * Note: only bits 31:5 are valid.
2518
 
         */
2519
 
        addr += env->cp15.c12_vbar;
2520
 
    }
2521
 
    switch_mode (env, new_mode);
2522
 
    env->spsr = cpsr_read(env);
2523
 
    /* Clear IT bits.  */
2524
 
    env->condexec_bits = 0;
2525
 
    /* Switch to the new mode, and to the correct instruction set.  */
2526
 
    env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
2527
 
    env->uncached_cpsr |= mask;
2528
 
    /* this is a lie, as the was no c1_sys on V4T/V5, but who cares
2529
 
     * and we should just guard the thumb mode on V4 */
2530
 
    if (arm_feature(env, ARM_FEATURE_V4T)) {
2531
 
        env->thumb = (env->cp15.c1_sys & (1 << 30)) != 0;
2532
 
    }
2533
 
    env->regs[14] = env->regs[15] + offset;
2534
 
    env->regs[15] = addr;
2535
 
    cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
2536
 
}
2537
 
 
2538
 
/* Check section/page access permissions.
2539
 
   Returns the page protection flags, or zero if the access is not
2540
 
   permitted.  */
2541
 
static inline int check_ap(CPUARMState *env, int ap, int domain_prot,
2542
 
                           int access_type, int is_user)
2543
 
{
2544
 
  int prot_ro;
2545
 
 
2546
 
  if (domain_prot == 3) {
2547
 
    return PAGE_READ | PAGE_WRITE;
2548
 
  }
2549
 
 
2550
 
  if (access_type == 1)
2551
 
      prot_ro = 0;
2552
 
  else
2553
 
      prot_ro = PAGE_READ;
2554
 
 
2555
 
  switch (ap) {
2556
 
  case 0:
2557
 
      if (access_type == 1)
2558
 
          return 0;
2559
 
      switch ((env->cp15.c1_sys >> 8) & 3) {
2560
 
      case 1:
2561
 
          return is_user ? 0 : PAGE_READ;
2562
 
      case 2:
2563
 
          return PAGE_READ;
2564
 
      default:
2565
 
          return 0;
2566
 
      }
2567
 
  case 1:
2568
 
      return is_user ? 0 : PAGE_READ | PAGE_WRITE;
2569
 
  case 2:
2570
 
      if (is_user)
2571
 
          return prot_ro;
2572
 
      else
2573
 
          return PAGE_READ | PAGE_WRITE;
2574
 
  case 3:
2575
 
      return PAGE_READ | PAGE_WRITE;
2576
 
  case 4: /* Reserved.  */
2577
 
      return 0;
2578
 
  case 5:
2579
 
      return is_user ? 0 : prot_ro;
2580
 
  case 6:
2581
 
      return prot_ro;
2582
 
  case 7:
2583
 
      if (!arm_feature (env, ARM_FEATURE_V6K))
2584
 
          return 0;
2585
 
      return prot_ro;
2586
 
  default:
2587
 
      abort();
2588
 
  }
2589
 
}
2590
 
 
2591
 
static uint32_t get_level1_table_address(CPUARMState *env, uint32_t address)
2592
 
{
2593
 
    uint32_t table;
2594
 
 
2595
 
    if (address & env->cp15.c2_mask)
2596
 
        table = env->cp15.c2_base1 & 0xffffc000;
2597
 
    else
2598
 
        table = env->cp15.c2_base0 & env->cp15.c2_base_mask;
2599
 
 
2600
 
    table |= (address >> 18) & 0x3ffc;
2601
 
    return table;
2602
 
}
2603
 
 
2604
 
static int get_phys_addr_v5(CPUARMState *env, uint32_t address, int access_type,
2605
 
                            int is_user, hwaddr *phys_ptr,
2606
 
                            int *prot, target_ulong *page_size)
2607
 
{
2608
 
    int code;
2609
 
    uint32_t table;
2610
 
    uint32_t desc;
2611
 
    int type;
2612
 
    int ap;
2613
 
    int domain;
2614
 
    int domain_prot;
2615
 
    hwaddr phys_addr;
2616
 
 
2617
 
    /* Pagetable walk.  */
2618
 
    /* Lookup l1 descriptor.  */
2619
 
    table = get_level1_table_address(env, address);
2620
 
    desc = ldl_phys(table);
2621
 
    type = (desc & 3);
2622
 
    domain = (desc >> 5) & 0x0f;
2623
 
    domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2624
 
    if (type == 0) {
2625
 
        /* Section translation fault.  */
2626
 
        code = 5;
2627
 
        goto do_fault;
2628
 
    }
2629
 
    if (domain_prot == 0 || domain_prot == 2) {
2630
 
        if (type == 2)
2631
 
            code = 9; /* Section domain fault.  */
2632
 
        else
2633
 
            code = 11; /* Page domain fault.  */
2634
 
        goto do_fault;
2635
 
    }
2636
 
    if (type == 2) {
2637
 
        /* 1Mb section.  */
2638
 
        phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2639
 
        ap = (desc >> 10) & 3;
2640
 
        code = 13;
2641
 
        *page_size = 1024 * 1024;
2642
 
    } else {
2643
 
        /* Lookup l2 entry.  */
2644
 
        if (type == 1) {
2645
 
            /* Coarse pagetable.  */
2646
 
            table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2647
 
        } else {
2648
 
            /* Fine pagetable.  */
2649
 
            table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
2650
 
        }
2651
 
        desc = ldl_phys(table);
2652
 
        switch (desc & 3) {
2653
 
        case 0: /* Page translation fault.  */
2654
 
            code = 7;
2655
 
            goto do_fault;
2656
 
        case 1: /* 64k page.  */
2657
 
            phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2658
 
            ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2659
 
            *page_size = 0x10000;
2660
 
            break;
2661
 
        case 2: /* 4k page.  */
2662
 
            phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2663
 
            ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2664
 
            *page_size = 0x1000;
2665
 
            break;
2666
 
        case 3: /* 1k page.  */
2667
 
            if (type == 1) {
2668
 
                if (arm_feature(env, ARM_FEATURE_XSCALE)) {
2669
 
                    phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2670
 
                } else {
2671
 
                    /* Page translation fault.  */
2672
 
                    code = 7;
2673
 
                    goto do_fault;
2674
 
                }
2675
 
            } else {
2676
 
                phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
2677
 
            }
2678
 
            ap = (desc >> 4) & 3;
2679
 
            *page_size = 0x400;
2680
 
            break;
2681
 
        default:
2682
 
            /* Never happens, but compiler isn't smart enough to tell.  */
2683
 
            abort();
2684
 
        }
2685
 
        code = 15;
2686
 
    }
2687
 
    *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2688
 
    if (!*prot) {
2689
 
        /* Access permission fault.  */
2690
 
        goto do_fault;
2691
 
    }
2692
 
    *prot |= PAGE_EXEC;
2693
 
    *phys_ptr = phys_addr;
2694
 
    return 0;
2695
 
do_fault:
2696
 
    return code | (domain << 4);
2697
 
}
2698
 
 
2699
 
static int get_phys_addr_v6(CPUARMState *env, uint32_t address, int access_type,
2700
 
                            int is_user, hwaddr *phys_ptr,
2701
 
                            int *prot, target_ulong *page_size)
2702
 
{
2703
 
    int code;
2704
 
    uint32_t table;
2705
 
    uint32_t desc;
2706
 
    uint32_t xn;
2707
 
    uint32_t pxn = 0;
2708
 
    int type;
2709
 
    int ap;
2710
 
    int domain = 0;
2711
 
    int domain_prot;
2712
 
    hwaddr phys_addr;
2713
 
 
2714
 
    /* Pagetable walk.  */
2715
 
    /* Lookup l1 descriptor.  */
2716
 
    table = get_level1_table_address(env, address);
2717
 
    desc = ldl_phys(table);
2718
 
    type = (desc & 3);
2719
 
    if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
2720
 
        /* Section translation fault, or attempt to use the encoding
2721
 
         * which is Reserved on implementations without PXN.
2722
 
         */
2723
 
        code = 5;
2724
 
        goto do_fault;
2725
 
    }
2726
 
    if ((type == 1) || !(desc & (1 << 18))) {
2727
 
        /* Page or Section.  */
2728
 
        domain = (desc >> 5) & 0x0f;
2729
 
    }
2730
 
    domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2731
 
    if (domain_prot == 0 || domain_prot == 2) {
2732
 
        if (type != 1) {
2733
 
            code = 9; /* Section domain fault.  */
2734
 
        } else {
2735
 
            code = 11; /* Page domain fault.  */
2736
 
        }
2737
 
        goto do_fault;
2738
 
    }
2739
 
    if (type != 1) {
2740
 
        if (desc & (1 << 18)) {
2741
 
            /* Supersection.  */
2742
 
            phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
2743
 
            *page_size = 0x1000000;
2744
 
        } else {
2745
 
            /* Section.  */
2746
 
            phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2747
 
            *page_size = 0x100000;
2748
 
        }
2749
 
        ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
2750
 
        xn = desc & (1 << 4);
2751
 
        pxn = desc & 1;
2752
 
        code = 13;
2753
 
    } else {
2754
 
        if (arm_feature(env, ARM_FEATURE_PXN)) {
2755
 
            pxn = (desc >> 2) & 1;
2756
 
        }
2757
 
        /* Lookup l2 entry.  */
2758
 
        table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2759
 
        desc = ldl_phys(table);
2760
 
        ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
2761
 
        switch (desc & 3) {
2762
 
        case 0: /* Page translation fault.  */
2763
 
            code = 7;
2764
 
            goto do_fault;
2765
 
        case 1: /* 64k page.  */
2766
 
            phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2767
 
            xn = desc & (1 << 15);
2768
 
            *page_size = 0x10000;
2769
 
            break;
2770
 
        case 2: case 3: /* 4k page.  */
2771
 
            phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2772
 
            xn = desc & 1;
2773
 
            *page_size = 0x1000;
2774
 
            break;
2775
 
        default:
2776
 
            /* Never happens, but compiler isn't smart enough to tell.  */
2777
 
            abort();
2778
 
        }
2779
 
        code = 15;
2780
 
    }
2781
 
    if (domain_prot == 3) {
2782
 
        *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2783
 
    } else {
2784
 
        if (pxn && !is_user) {
2785
 
            xn = 1;
2786
 
        }
2787
 
        if (xn && access_type == 2)
2788
 
            goto do_fault;
2789
 
 
2790
 
        /* The simplified model uses AP[0] as an access control bit.  */
2791
 
        if ((env->cp15.c1_sys & (1 << 29)) && (ap & 1) == 0) {
2792
 
            /* Access flag fault.  */
2793
 
            code = (code == 15) ? 6 : 3;
2794
 
            goto do_fault;
2795
 
        }
2796
 
        *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2797
 
        if (!*prot) {
2798
 
            /* Access permission fault.  */
2799
 
            goto do_fault;
2800
 
        }
2801
 
        if (!xn) {
2802
 
            *prot |= PAGE_EXEC;
2803
 
        }
2804
 
    }
2805
 
    *phys_ptr = phys_addr;
2806
 
    return 0;
2807
 
do_fault:
2808
 
    return code | (domain << 4);
2809
 
}
2810
 
 
2811
 
/* Fault type for long-descriptor MMU fault reporting; this corresponds
2812
 
 * to bits [5..2] in the STATUS field in long-format DFSR/IFSR.
2813
 
 */
2814
 
typedef enum {
2815
 
    translation_fault = 1,
2816
 
    access_fault = 2,
2817
 
    permission_fault = 3,
2818
 
} MMUFaultType;
2819
 
 
2820
 
static int get_phys_addr_lpae(CPUARMState *env, uint32_t address,
2821
 
                              int access_type, int is_user,
2822
 
                              hwaddr *phys_ptr, int *prot,
2823
 
                              target_ulong *page_size_ptr)
2824
 
{
2825
 
    /* Read an LPAE long-descriptor translation table. */
2826
 
    MMUFaultType fault_type = translation_fault;
2827
 
    uint32_t level = 1;
2828
 
    uint32_t epd;
2829
 
    uint32_t tsz;
2830
 
    uint64_t ttbr;
2831
 
    int ttbr_select;
2832
 
    int n;
2833
 
    hwaddr descaddr;
2834
 
    uint32_t tableattrs;
2835
 
    target_ulong page_size;
2836
 
    uint32_t attrs;
2837
 
 
2838
 
    /* Determine whether this address is in the region controlled by
2839
 
     * TTBR0 or TTBR1 (or if it is in neither region and should fault).
2840
 
     * This is a Non-secure PL0/1 stage 1 translation, so controlled by
2841
 
     * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
2842
 
     */
2843
 
    uint32_t t0sz = extract32(env->cp15.c2_control, 0, 3);
2844
 
    uint32_t t1sz = extract32(env->cp15.c2_control, 16, 3);
2845
 
    if (t0sz && !extract32(address, 32 - t0sz, t0sz)) {
2846
 
        /* there is a ttbr0 region and we are in it (high bits all zero) */
2847
 
        ttbr_select = 0;
2848
 
    } else if (t1sz && !extract32(~address, 32 - t1sz, t1sz)) {
2849
 
        /* there is a ttbr1 region and we are in it (high bits all one) */
2850
 
        ttbr_select = 1;
2851
 
    } else if (!t0sz) {
2852
 
        /* ttbr0 region is "everything not in the ttbr1 region" */
2853
 
        ttbr_select = 0;
2854
 
    } else if (!t1sz) {
2855
 
        /* ttbr1 region is "everything not in the ttbr0 region" */
2856
 
        ttbr_select = 1;
2857
 
    } else {
2858
 
        /* in the gap between the two regions, this is a Translation fault */
2859
 
        fault_type = translation_fault;
2860
 
        goto do_fault;
2861
 
    }
2862
 
 
2863
 
    /* Note that QEMU ignores shareability and cacheability attributes,
2864
 
     * so we don't need to do anything with the SH, ORGN, IRGN fields
2865
 
     * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
2866
 
     * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
2867
 
     * implement any ASID-like capability so we can ignore it (instead
2868
 
     * we will always flush the TLB any time the ASID is changed).
2869
 
     */
2870
 
    if (ttbr_select == 0) {
2871
 
        ttbr = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
2872
 
        epd = extract32(env->cp15.c2_control, 7, 1);
2873
 
        tsz = t0sz;
2874
 
    } else {
2875
 
        ttbr = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
2876
 
        epd = extract32(env->cp15.c2_control, 23, 1);
2877
 
        tsz = t1sz;
2878
 
    }
2879
 
 
2880
 
    if (epd) {
2881
 
        /* Translation table walk disabled => Translation fault on TLB miss */
2882
 
        goto do_fault;
2883
 
    }
2884
 
 
2885
 
    /* If the region is small enough we will skip straight to a 2nd level
2886
 
     * lookup. This affects the number of bits of the address used in
2887
 
     * combination with the TTBR to find the first descriptor. ('n' here
2888
 
     * matches the usage in the ARM ARM sB3.6.6, where bits [39..n] are
2889
 
     * from the TTBR, [n-1..3] from the vaddr, and [2..0] always zero).
2890
 
     */
2891
 
    if (tsz > 1) {
2892
 
        level = 2;
2893
 
        n = 14 - tsz;
2894
 
    } else {
2895
 
        n = 5 - tsz;
2896
 
    }
2897
 
 
2898
 
    /* Clear the vaddr bits which aren't part of the within-region address,
2899
 
     * so that we don't have to special case things when calculating the
2900
 
     * first descriptor address.
2901
 
     */
2902
 
    address &= (0xffffffffU >> tsz);
2903
 
 
2904
 
    /* Now we can extract the actual base address from the TTBR */
2905
 
    descaddr = extract64(ttbr, 0, 40);
2906
 
    descaddr &= ~((1ULL << n) - 1);
2907
 
 
2908
 
    tableattrs = 0;
2909
 
    for (;;) {
2910
 
        uint64_t descriptor;
2911
 
 
2912
 
        descaddr |= ((address >> (9 * (4 - level))) & 0xff8);
2913
 
        descriptor = ldq_phys(descaddr);
2914
 
        if (!(descriptor & 1) ||
2915
 
            (!(descriptor & 2) && (level == 3))) {
2916
 
            /* Invalid, or the Reserved level 3 encoding */
2917
 
            goto do_fault;
2918
 
        }
2919
 
        descaddr = descriptor & 0xfffffff000ULL;
2920
 
 
2921
 
        if ((descriptor & 2) && (level < 3)) {
2922
 
            /* Table entry. The top five bits are attributes which  may
2923
 
             * propagate down through lower levels of the table (and
2924
 
             * which are all arranged so that 0 means "no effect", so
2925
 
             * we can gather them up by ORing in the bits at each level).
2926
 
             */
2927
 
            tableattrs |= extract64(descriptor, 59, 5);
2928
 
            level++;
2929
 
            continue;
2930
 
        }
2931
 
        /* Block entry at level 1 or 2, or page entry at level 3.
2932
 
         * These are basically the same thing, although the number
2933
 
         * of bits we pull in from the vaddr varies.
2934
 
         */
2935
 
        page_size = (1 << (39 - (9 * level)));
2936
 
        descaddr |= (address & (page_size - 1));
2937
 
        /* Extract attributes from the descriptor and merge with table attrs */
2938
 
        attrs = extract64(descriptor, 2, 10)
2939
 
            | (extract64(descriptor, 52, 12) << 10);
2940
 
        attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
2941
 
        attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
2942
 
        /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
2943
 
         * means "force PL1 access only", which means forcing AP[1] to 0.
2944
 
         */
2945
 
        if (extract32(tableattrs, 2, 1)) {
2946
 
            attrs &= ~(1 << 4);
2947
 
        }
2948
 
        /* Since we're always in the Non-secure state, NSTable is ignored. */
2949
 
        break;
2950
 
    }
2951
 
    /* Here descaddr is the final physical address, and attributes
2952
 
     * are all in attrs.
2953
 
     */
2954
 
    fault_type = access_fault;
2955
 
    if ((attrs & (1 << 8)) == 0) {
2956
 
        /* Access flag */
2957
 
        goto do_fault;
2958
 
    }
2959
 
    fault_type = permission_fault;
2960
 
    if (is_user && !(attrs & (1 << 4))) {
2961
 
        /* Unprivileged access not enabled */
2962
 
        goto do_fault;
2963
 
    }
2964
 
    *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2965
 
    if (attrs & (1 << 12) || (!is_user && (attrs & (1 << 11)))) {
2966
 
        /* XN or PXN */
2967
 
        if (access_type == 2) {
2968
 
            goto do_fault;
2969
 
        }
2970
 
        *prot &= ~PAGE_EXEC;
2971
 
    }
2972
 
    if (attrs & (1 << 5)) {
2973
 
        /* Write access forbidden */
2974
 
        if (access_type == 1) {
2975
 
            goto do_fault;
2976
 
        }
2977
 
        *prot &= ~PAGE_WRITE;
2978
 
    }
2979
 
 
2980
 
    *phys_ptr = descaddr;
2981
 
    *page_size_ptr = page_size;
2982
 
    return 0;
2983
 
 
2984
 
do_fault:
2985
 
    /* Long-descriptor format IFSR/DFSR value */
2986
 
    return (1 << 9) | (fault_type << 2) | level;
2987
 
}
2988
 
 
2989
 
static int get_phys_addr_mpu(CPUARMState *env, uint32_t address,
2990
 
                             int access_type, int is_user,
2991
 
                             hwaddr *phys_ptr, int *prot)
2992
 
{
2993
 
    int n;
2994
 
    uint32_t mask;
2995
 
    uint32_t base;
2996
 
 
2997
 
    *phys_ptr = address;
2998
 
    for (n = 7; n >= 0; n--) {
2999
 
        base = env->cp15.c6_region[n];
3000
 
        if ((base & 1) == 0)
3001
 
            continue;
3002
 
        mask = 1 << ((base >> 1) & 0x1f);
3003
 
        /* Keep this shift separate from the above to avoid an
3004
 
           (undefined) << 32.  */
3005
 
        mask = (mask << 1) - 1;
3006
 
        if (((base ^ address) & ~mask) == 0)
3007
 
            break;
3008
 
    }
3009
 
    if (n < 0)
3010
 
        return 2;
3011
 
 
3012
 
    if (access_type == 2) {
3013
 
        mask = env->cp15.c5_insn;
3014
 
    } else {
3015
 
        mask = env->cp15.c5_data;
3016
 
    }
3017
 
    mask = (mask >> (n * 4)) & 0xf;
3018
 
    switch (mask) {
3019
 
    case 0:
3020
 
        return 1;
3021
 
    case 1:
3022
 
        if (is_user)
3023
 
          return 1;
3024
 
        *prot = PAGE_READ | PAGE_WRITE;
3025
 
        break;
3026
 
    case 2:
3027
 
        *prot = PAGE_READ;
3028
 
        if (!is_user)
3029
 
            *prot |= PAGE_WRITE;
3030
 
        break;
3031
 
    case 3:
3032
 
        *prot = PAGE_READ | PAGE_WRITE;
3033
 
        break;
3034
 
    case 5:
3035
 
        if (is_user)
3036
 
            return 1;
3037
 
        *prot = PAGE_READ;
3038
 
        break;
3039
 
    case 6:
3040
 
        *prot = PAGE_READ;
3041
 
        break;
3042
 
    default:
3043
 
        /* Bad permission.  */
3044
 
        return 1;
3045
 
    }
3046
 
    *prot |= PAGE_EXEC;
3047
 
    return 0;
3048
 
}
3049
 
 
3050
 
/* get_phys_addr - get the physical address for this virtual address
3051
 
 *
3052
 
 * Find the physical address corresponding to the given virtual address,
3053
 
 * by doing a translation table walk on MMU based systems or using the
3054
 
 * MPU state on MPU based systems.
3055
 
 *
3056
 
 * Returns 0 if the translation was successful. Otherwise, phys_ptr,
3057
 
 * prot and page_size are not filled in, and the return value provides
3058
 
 * information on why the translation aborted, in the format of a
3059
 
 * DFSR/IFSR fault register, with the following caveats:
3060
 
 *  * we honour the short vs long DFSR format differences.
3061
 
 *  * the WnR bit is never set (the caller must do this).
3062
 
 *  * for MPU based systems we don't bother to return a full FSR format
3063
 
 *    value.
3064
 
 *
3065
 
 * @env: CPUARMState
3066
 
 * @address: virtual address to get physical address for
3067
 
 * @access_type: 0 for read, 1 for write, 2 for execute
3068
 
 * @is_user: 0 for privileged access, 1 for user
3069
 
 * @phys_ptr: set to the physical address corresponding to the virtual address
3070
 
 * @prot: set to the permissions for the page containing phys_ptr
3071
 
 * @page_size: set to the size of the page containing phys_ptr
3072
 
 */
3073
 
static inline int get_phys_addr(CPUARMState *env, uint32_t address,
3074
 
                                int access_type, int is_user,
3075
 
                                hwaddr *phys_ptr, int *prot,
3076
 
                                target_ulong *page_size)
3077
 
{
3078
 
    /* Fast Context Switch Extension.  */
3079
 
    if (address < 0x02000000)
3080
 
        address += env->cp15.c13_fcse;
3081
 
 
3082
 
    if ((env->cp15.c1_sys & 1) == 0) {
3083
 
        /* MMU/MPU disabled.  */
3084
 
        *phys_ptr = address;
3085
 
        *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
3086
 
        *page_size = TARGET_PAGE_SIZE;
3087
 
        return 0;
3088
 
    } else if (arm_feature(env, ARM_FEATURE_MPU)) {
3089
 
        *page_size = TARGET_PAGE_SIZE;
3090
 
        return get_phys_addr_mpu(env, address, access_type, is_user, phys_ptr,
3091
 
                                 prot);
3092
 
    } else if (extended_addresses_enabled(env)) {
3093
 
        return get_phys_addr_lpae(env, address, access_type, is_user, phys_ptr,
3094
 
                                  prot, page_size);
3095
 
    } else if (env->cp15.c1_sys & (1 << 23)) {
3096
 
        return get_phys_addr_v6(env, address, access_type, is_user, phys_ptr,
3097
 
                                prot, page_size);
3098
 
    } else {
3099
 
        return get_phys_addr_v5(env, address, access_type, is_user, phys_ptr,
3100
 
                                prot, page_size);
3101
 
    }
3102
 
}
3103
 
 
3104
 
int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address,
3105
 
                              int access_type, int mmu_idx)
3106
 
{
3107
 
    hwaddr phys_addr;
3108
 
    target_ulong page_size;
3109
 
    int prot;
3110
 
    int ret, is_user;
3111
 
 
3112
 
    is_user = mmu_idx == MMU_USER_IDX;
3113
 
    ret = get_phys_addr(env, address, access_type, is_user, &phys_addr, &prot,
3114
 
                        &page_size);
3115
 
    if (ret == 0) {
3116
 
        /* Map a single [sub]page.  */
3117
 
        phys_addr &= ~(hwaddr)0x3ff;
3118
 
        address &= ~(uint32_t)0x3ff;
3119
 
        tlb_set_page (env, address, phys_addr, prot, mmu_idx, page_size);
3120
 
        return 0;
3121
 
    }
3122
 
 
3123
 
    if (access_type == 2) {
3124
 
        env->cp15.c5_insn = ret;
3125
 
        env->cp15.c6_insn = address;
3126
 
        env->exception_index = EXCP_PREFETCH_ABORT;
3127
 
    } else {
3128
 
        env->cp15.c5_data = ret;
3129
 
        if (access_type == 1 && arm_feature(env, ARM_FEATURE_V6))
3130
 
            env->cp15.c5_data |= (1 << 11);
3131
 
        env->cp15.c6_data = address;
3132
 
        env->exception_index = EXCP_DATA_ABORT;
3133
 
    }
3134
 
    return 1;
3135
 
}
3136
 
 
3137
 
hwaddr arm_cpu_get_phys_page_debug(CPUState *cs, vaddr addr)
3138
 
{
3139
 
    ARMCPU *cpu = ARM_CPU(cs);
3140
 
    hwaddr phys_addr;
3141
 
    target_ulong page_size;
3142
 
    int prot;
3143
 
    int ret;
3144
 
 
3145
 
    ret = get_phys_addr(&cpu->env, addr, 0, 0, &phys_addr, &prot, &page_size);
3146
 
 
3147
 
    if (ret != 0) {
3148
 
        return -1;
3149
 
    }
3150
 
 
3151
 
    return phys_addr;
3152
 
}
3153
 
 
3154
 
void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
3155
 
{
3156
 
    if ((env->uncached_cpsr & CPSR_M) == mode) {
3157
 
        env->regs[13] = val;
3158
 
    } else {
3159
 
        env->banked_r13[bank_number(mode)] = val;
3160
 
    }
3161
 
}
3162
 
 
3163
 
uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
3164
 
{
3165
 
    if ((env->uncached_cpsr & CPSR_M) == mode) {
3166
 
        return env->regs[13];
3167
 
    } else {
3168
 
        return env->banked_r13[bank_number(mode)];
3169
 
    }
3170
 
}
3171
 
 
3172
 
uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
3173
 
{
3174
 
    switch (reg) {
3175
 
    case 0: /* APSR */
3176
 
        return xpsr_read(env) & 0xf8000000;
3177
 
    case 1: /* IAPSR */
3178
 
        return xpsr_read(env) & 0xf80001ff;
3179
 
    case 2: /* EAPSR */
3180
 
        return xpsr_read(env) & 0xff00fc00;
3181
 
    case 3: /* xPSR */
3182
 
        return xpsr_read(env) & 0xff00fdff;
3183
 
    case 5: /* IPSR */
3184
 
        return xpsr_read(env) & 0x000001ff;
3185
 
    case 6: /* EPSR */
3186
 
        return xpsr_read(env) & 0x0700fc00;
3187
 
    case 7: /* IEPSR */
3188
 
        return xpsr_read(env) & 0x0700edff;
3189
 
    case 8: /* MSP */
3190
 
        return env->v7m.current_sp ? env->v7m.other_sp : env->regs[13];
3191
 
    case 9: /* PSP */
3192
 
        return env->v7m.current_sp ? env->regs[13] : env->v7m.other_sp;
3193
 
    case 16: /* PRIMASK */
3194
 
        return (env->uncached_cpsr & CPSR_I) != 0;
3195
 
    case 17: /* BASEPRI */
3196
 
    case 18: /* BASEPRI_MAX */
3197
 
        return env->v7m.basepri;
3198
 
    case 19: /* FAULTMASK */
3199
 
        return (env->uncached_cpsr & CPSR_F) != 0;
3200
 
    case 20: /* CONTROL */
3201
 
        return env->v7m.control;
3202
 
    default:
3203
 
        /* ??? For debugging only.  */
3204
 
        cpu_abort(env, "Unimplemented system register read (%d)\n", reg);
3205
 
        return 0;
3206
 
    }
3207
 
}
3208
 
 
3209
 
void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
3210
 
{
3211
 
    switch (reg) {
3212
 
    case 0: /* APSR */
3213
 
        xpsr_write(env, val, 0xf8000000);
3214
 
        break;
3215
 
    case 1: /* IAPSR */
3216
 
        xpsr_write(env, val, 0xf8000000);
3217
 
        break;
3218
 
    case 2: /* EAPSR */
3219
 
        xpsr_write(env, val, 0xfe00fc00);
3220
 
        break;
3221
 
    case 3: /* xPSR */
3222
 
        xpsr_write(env, val, 0xfe00fc00);
3223
 
        break;
3224
 
    case 5: /* IPSR */
3225
 
        /* IPSR bits are readonly.  */
3226
 
        break;
3227
 
    case 6: /* EPSR */
3228
 
        xpsr_write(env, val, 0x0600fc00);
3229
 
        break;
3230
 
    case 7: /* IEPSR */
3231
 
        xpsr_write(env, val, 0x0600fc00);
3232
 
        break;
3233
 
    case 8: /* MSP */
3234
 
        if (env->v7m.current_sp)
3235
 
            env->v7m.other_sp = val;
3236
 
        else
3237
 
            env->regs[13] = val;
3238
 
        break;
3239
 
    case 9: /* PSP */
3240
 
        if (env->v7m.current_sp)
3241
 
            env->regs[13] = val;
3242
 
        else
3243
 
            env->v7m.other_sp = val;
3244
 
        break;
3245
 
    case 16: /* PRIMASK */
3246
 
        if (val & 1)
3247
 
            env->uncached_cpsr |= CPSR_I;
3248
 
        else
3249
 
            env->uncached_cpsr &= ~CPSR_I;
3250
 
        break;
3251
 
    case 17: /* BASEPRI */
3252
 
        env->v7m.basepri = val & 0xff;
3253
 
        break;
3254
 
    case 18: /* BASEPRI_MAX */
3255
 
        val &= 0xff;
3256
 
        if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
3257
 
            env->v7m.basepri = val;
3258
 
        break;
3259
 
    case 19: /* FAULTMASK */
3260
 
        if (val & 1)
3261
 
            env->uncached_cpsr |= CPSR_F;
3262
 
        else
3263
 
            env->uncached_cpsr &= ~CPSR_F;
3264
 
        break;
3265
 
    case 20: /* CONTROL */
3266
 
        env->v7m.control = val & 3;
3267
 
        switch_v7m_sp(env, (val & 2) != 0);
3268
 
        break;
3269
 
    default:
3270
 
        /* ??? For debugging only.  */
3271
 
        cpu_abort(env, "Unimplemented system register write (%d)\n", reg);
3272
 
        return;
3273
 
    }
3274
 
}
3275
 
 
3276
 
#endif
3277
 
 
3278
 
/* Note that signed overflow is undefined in C.  The following routines are
3279
 
   careful to use unsigned types where modulo arithmetic is required.
3280
 
   Failure to do so _will_ break on newer gcc.  */
3281
 
 
3282
 
/* Signed saturating arithmetic.  */
3283
 
 
3284
 
/* Perform 16-bit signed saturating addition.  */
3285
 
static inline uint16_t add16_sat(uint16_t a, uint16_t b)
3286
 
{
3287
 
    uint16_t res;
3288
 
 
3289
 
    res = a + b;
3290
 
    if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
3291
 
        if (a & 0x8000)
3292
 
            res = 0x8000;
3293
 
        else
3294
 
            res = 0x7fff;
3295
 
    }
3296
 
    return res;
3297
 
}
3298
 
 
3299
 
/* Perform 8-bit signed saturating addition.  */
3300
 
static inline uint8_t add8_sat(uint8_t a, uint8_t b)
3301
 
{
3302
 
    uint8_t res;
3303
 
 
3304
 
    res = a + b;
3305
 
    if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
3306
 
        if (a & 0x80)
3307
 
            res = 0x80;
3308
 
        else
3309
 
            res = 0x7f;
3310
 
    }
3311
 
    return res;
3312
 
}
3313
 
 
3314
 
/* Perform 16-bit signed saturating subtraction.  */
3315
 
static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
3316
 
{
3317
 
    uint16_t res;
3318
 
 
3319
 
    res = a - b;
3320
 
    if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
3321
 
        if (a & 0x8000)
3322
 
            res = 0x8000;
3323
 
        else
3324
 
            res = 0x7fff;
3325
 
    }
3326
 
    return res;
3327
 
}
3328
 
 
3329
 
/* Perform 8-bit signed saturating subtraction.  */
3330
 
static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
3331
 
{
3332
 
    uint8_t res;
3333
 
 
3334
 
    res = a - b;
3335
 
    if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
3336
 
        if (a & 0x80)
3337
 
            res = 0x80;
3338
 
        else
3339
 
            res = 0x7f;
3340
 
    }
3341
 
    return res;
3342
 
}
3343
 
 
3344
 
#define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
3345
 
#define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
3346
 
#define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
3347
 
#define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
3348
 
#define PFX q
3349
 
 
3350
 
#include "op_addsub.h"
3351
 
 
3352
 
/* Unsigned saturating arithmetic.  */
3353
 
static inline uint16_t add16_usat(uint16_t a, uint16_t b)
3354
 
{
3355
 
    uint16_t res;
3356
 
    res = a + b;
3357
 
    if (res < a)
3358
 
        res = 0xffff;
3359
 
    return res;
3360
 
}
3361
 
 
3362
 
static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
3363
 
{
3364
 
    if (a > b)
3365
 
        return a - b;
3366
 
    else
3367
 
        return 0;
3368
 
}
3369
 
 
3370
 
static inline uint8_t add8_usat(uint8_t a, uint8_t b)
3371
 
{
3372
 
    uint8_t res;
3373
 
    res = a + b;
3374
 
    if (res < a)
3375
 
        res = 0xff;
3376
 
    return res;
3377
 
}
3378
 
 
3379
 
static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
3380
 
{
3381
 
    if (a > b)
3382
 
        return a - b;
3383
 
    else
3384
 
        return 0;
3385
 
}
3386
 
 
3387
 
#define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
3388
 
#define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
3389
 
#define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
3390
 
#define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
3391
 
#define PFX uq
3392
 
 
3393
 
#include "op_addsub.h"
3394
 
 
3395
 
/* Signed modulo arithmetic.  */
3396
 
#define SARITH16(a, b, n, op) do { \
3397
 
    int32_t sum; \
3398
 
    sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
3399
 
    RESULT(sum, n, 16); \
3400
 
    if (sum >= 0) \
3401
 
        ge |= 3 << (n * 2); \
3402
 
    } while(0)
3403
 
 
3404
 
#define SARITH8(a, b, n, op) do { \
3405
 
    int32_t sum; \
3406
 
    sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
3407
 
    RESULT(sum, n, 8); \
3408
 
    if (sum >= 0) \
3409
 
        ge |= 1 << n; \
3410
 
    } while(0)
3411
 
 
3412
 
 
3413
 
#define ADD16(a, b, n) SARITH16(a, b, n, +)
3414
 
#define SUB16(a, b, n) SARITH16(a, b, n, -)
3415
 
#define ADD8(a, b, n)  SARITH8(a, b, n, +)
3416
 
#define SUB8(a, b, n)  SARITH8(a, b, n, -)
3417
 
#define PFX s
3418
 
#define ARITH_GE
3419
 
 
3420
 
#include "op_addsub.h"
3421
 
 
3422
 
/* Unsigned modulo arithmetic.  */
3423
 
#define ADD16(a, b, n) do { \
3424
 
    uint32_t sum; \
3425
 
    sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
3426
 
    RESULT(sum, n, 16); \
3427
 
    if ((sum >> 16) == 1) \
3428
 
        ge |= 3 << (n * 2); \
3429
 
    } while(0)
3430
 
 
3431
 
#define ADD8(a, b, n) do { \
3432
 
    uint32_t sum; \
3433
 
    sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
3434
 
    RESULT(sum, n, 8); \
3435
 
    if ((sum >> 8) == 1) \
3436
 
        ge |= 1 << n; \
3437
 
    } while(0)
3438
 
 
3439
 
#define SUB16(a, b, n) do { \
3440
 
    uint32_t sum; \
3441
 
    sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
3442
 
    RESULT(sum, n, 16); \
3443
 
    if ((sum >> 16) == 0) \
3444
 
        ge |= 3 << (n * 2); \
3445
 
    } while(0)
3446
 
 
3447
 
#define SUB8(a, b, n) do { \
3448
 
    uint32_t sum; \
3449
 
    sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
3450
 
    RESULT(sum, n, 8); \
3451
 
    if ((sum >> 8) == 0) \
3452
 
        ge |= 1 << n; \
3453
 
    } while(0)
3454
 
 
3455
 
#define PFX u
3456
 
#define ARITH_GE
3457
 
 
3458
 
#include "op_addsub.h"
3459
 
 
3460
 
/* Halved signed arithmetic.  */
3461
 
#define ADD16(a, b, n) \
3462
 
  RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
3463
 
#define SUB16(a, b, n) \
3464
 
  RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
3465
 
#define ADD8(a, b, n) \
3466
 
  RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
3467
 
#define SUB8(a, b, n) \
3468
 
  RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
3469
 
#define PFX sh
3470
 
 
3471
 
#include "op_addsub.h"
3472
 
 
3473
 
/* Halved unsigned arithmetic.  */
3474
 
#define ADD16(a, b, n) \
3475
 
  RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3476
 
#define SUB16(a, b, n) \
3477
 
  RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3478
 
#define ADD8(a, b, n) \
3479
 
  RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3480
 
#define SUB8(a, b, n) \
3481
 
  RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3482
 
#define PFX uh
3483
 
 
3484
 
#include "op_addsub.h"
3485
 
 
3486
 
static inline uint8_t do_usad(uint8_t a, uint8_t b)
3487
 
{
3488
 
    if (a > b)
3489
 
        return a - b;
3490
 
    else
3491
 
        return b - a;
3492
 
}
3493
 
 
3494
 
/* Unsigned sum of absolute byte differences.  */
3495
 
uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
3496
 
{
3497
 
    uint32_t sum;
3498
 
    sum = do_usad(a, b);
3499
 
    sum += do_usad(a >> 8, b >> 8);
3500
 
    sum += do_usad(a >> 16, b >>16);
3501
 
    sum += do_usad(a >> 24, b >> 24);
3502
 
    return sum;
3503
 
}
3504
 
 
3505
 
/* For ARMv6 SEL instruction.  */
3506
 
uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
3507
 
{
3508
 
    uint32_t mask;
3509
 
 
3510
 
    mask = 0;
3511
 
    if (flags & 1)
3512
 
        mask |= 0xff;
3513
 
    if (flags & 2)
3514
 
        mask |= 0xff00;
3515
 
    if (flags & 4)
3516
 
        mask |= 0xff0000;
3517
 
    if (flags & 8)
3518
 
        mask |= 0xff000000;
3519
 
    return (a & mask) | (b & ~mask);
3520
 
}
3521
 
 
3522
 
/* VFP support.  We follow the convention used for VFP instructions:
3523
 
   Single precision routines have a "s" suffix, double precision a
3524
 
   "d" suffix.  */
3525
 
 
3526
 
/* Convert host exception flags to vfp form.  */
3527
 
static inline int vfp_exceptbits_from_host(int host_bits)
3528
 
{
3529
 
    int target_bits = 0;
3530
 
 
3531
 
    if (host_bits & float_flag_invalid)
3532
 
        target_bits |= 1;
3533
 
    if (host_bits & float_flag_divbyzero)
3534
 
        target_bits |= 2;
3535
 
    if (host_bits & float_flag_overflow)
3536
 
        target_bits |= 4;
3537
 
    if (host_bits & (float_flag_underflow | float_flag_output_denormal))
3538
 
        target_bits |= 8;
3539
 
    if (host_bits & float_flag_inexact)
3540
 
        target_bits |= 0x10;
3541
 
    if (host_bits & float_flag_input_denormal)
3542
 
        target_bits |= 0x80;
3543
 
    return target_bits;
3544
 
}
3545
 
 
3546
 
uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
3547
 
{
3548
 
    int i;
3549
 
    uint32_t fpscr;
3550
 
 
3551
 
    fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
3552
 
            | (env->vfp.vec_len << 16)
3553
 
            | (env->vfp.vec_stride << 20);
3554
 
    i = get_float_exception_flags(&env->vfp.fp_status);
3555
 
    i |= get_float_exception_flags(&env->vfp.standard_fp_status);
3556
 
    fpscr |= vfp_exceptbits_from_host(i);
3557
 
    return fpscr;
3558
 
}
3559
 
 
3560
 
uint32_t vfp_get_fpscr(CPUARMState *env)
3561
 
{
3562
 
    return HELPER(vfp_get_fpscr)(env);
3563
 
}
3564
 
 
3565
 
/* Convert vfp exception flags to target form.  */
3566
 
static inline int vfp_exceptbits_to_host(int target_bits)
3567
 
{
3568
 
    int host_bits = 0;
3569
 
 
3570
 
    if (target_bits & 1)
3571
 
        host_bits |= float_flag_invalid;
3572
 
    if (target_bits & 2)
3573
 
        host_bits |= float_flag_divbyzero;
3574
 
    if (target_bits & 4)
3575
 
        host_bits |= float_flag_overflow;
3576
 
    if (target_bits & 8)
3577
 
        host_bits |= float_flag_underflow;
3578
 
    if (target_bits & 0x10)
3579
 
        host_bits |= float_flag_inexact;
3580
 
    if (target_bits & 0x80)
3581
 
        host_bits |= float_flag_input_denormal;
3582
 
    return host_bits;
3583
 
}
3584
 
 
3585
 
void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
3586
 
{
3587
 
    int i;
3588
 
    uint32_t changed;
3589
 
 
3590
 
    changed = env->vfp.xregs[ARM_VFP_FPSCR];
3591
 
    env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
3592
 
    env->vfp.vec_len = (val >> 16) & 7;
3593
 
    env->vfp.vec_stride = (val >> 20) & 3;
3594
 
 
3595
 
    changed ^= val;
3596
 
    if (changed & (3 << 22)) {
3597
 
        i = (val >> 22) & 3;
3598
 
        switch (i) {
3599
 
        case 0:
3600
 
            i = float_round_nearest_even;
3601
 
            break;
3602
 
        case 1:
3603
 
            i = float_round_up;
3604
 
            break;
3605
 
        case 2:
3606
 
            i = float_round_down;
3607
 
            break;
3608
 
        case 3:
3609
 
            i = float_round_to_zero;
3610
 
            break;
3611
 
        }
3612
 
        set_float_rounding_mode(i, &env->vfp.fp_status);
3613
 
    }
3614
 
    if (changed & (1 << 24)) {
3615
 
        set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3616
 
        set_flush_inputs_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3617
 
    }
3618
 
    if (changed & (1 << 25))
3619
 
        set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
3620
 
 
3621
 
    i = vfp_exceptbits_to_host(val);
3622
 
    set_float_exception_flags(i, &env->vfp.fp_status);
3623
 
    set_float_exception_flags(0, &env->vfp.standard_fp_status);
3624
 
}
3625
 
 
3626
 
void vfp_set_fpscr(CPUARMState *env, uint32_t val)
3627
 
{
3628
 
    HELPER(vfp_set_fpscr)(env, val);
3629
 
}
3630
 
 
3631
 
#define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
3632
 
 
3633
 
#define VFP_BINOP(name) \
3634
 
float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
3635
 
{ \
3636
 
    float_status *fpst = fpstp; \
3637
 
    return float32_ ## name(a, b, fpst); \
3638
 
} \
3639
 
float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
3640
 
{ \
3641
 
    float_status *fpst = fpstp; \
3642
 
    return float64_ ## name(a, b, fpst); \
3643
 
}
3644
 
VFP_BINOP(add)
3645
 
VFP_BINOP(sub)
3646
 
VFP_BINOP(mul)
3647
 
VFP_BINOP(div)
3648
 
#undef VFP_BINOP
3649
 
 
3650
 
float32 VFP_HELPER(neg, s)(float32 a)
3651
 
{
3652
 
    return float32_chs(a);
3653
 
}
3654
 
 
3655
 
float64 VFP_HELPER(neg, d)(float64 a)
3656
 
{
3657
 
    return float64_chs(a);
3658
 
}
3659
 
 
3660
 
float32 VFP_HELPER(abs, s)(float32 a)
3661
 
{
3662
 
    return float32_abs(a);
3663
 
}
3664
 
 
3665
 
float64 VFP_HELPER(abs, d)(float64 a)
3666
 
{
3667
 
    return float64_abs(a);
3668
 
}
3669
 
 
3670
 
float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
3671
 
{
3672
 
    return float32_sqrt(a, &env->vfp.fp_status);
3673
 
}
3674
 
 
3675
 
float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
3676
 
{
3677
 
    return float64_sqrt(a, &env->vfp.fp_status);
3678
 
}
3679
 
 
3680
 
/* XXX: check quiet/signaling case */
3681
 
#define DO_VFP_cmp(p, type) \
3682
 
void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
3683
 
{ \
3684
 
    uint32_t flags; \
3685
 
    switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
3686
 
    case 0: flags = 0x6; break; \
3687
 
    case -1: flags = 0x8; break; \
3688
 
    case 1: flags = 0x2; break; \
3689
 
    default: case 2: flags = 0x3; break; \
3690
 
    } \
3691
 
    env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3692
 
        | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3693
 
} \
3694
 
void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
3695
 
{ \
3696
 
    uint32_t flags; \
3697
 
    switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
3698
 
    case 0: flags = 0x6; break; \
3699
 
    case -1: flags = 0x8; break; \
3700
 
    case 1: flags = 0x2; break; \
3701
 
    default: case 2: flags = 0x3; break; \
3702
 
    } \
3703
 
    env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3704
 
        | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3705
 
}
3706
 
DO_VFP_cmp(s, float32)
3707
 
DO_VFP_cmp(d, float64)
3708
 
#undef DO_VFP_cmp
3709
 
 
3710
 
/* Integer to float and float to integer conversions */
3711
 
 
3712
 
#define CONV_ITOF(name, fsz, sign) \
3713
 
    float##fsz HELPER(name)(uint32_t x, void *fpstp) \
3714
 
{ \
3715
 
    float_status *fpst = fpstp; \
3716
 
    return sign##int32_to_##float##fsz((sign##int32_t)x, fpst); \
3717
 
}
3718
 
 
3719
 
#define CONV_FTOI(name, fsz, sign, round) \
3720
 
uint32_t HELPER(name)(float##fsz x, void *fpstp) \
3721
 
{ \
3722
 
    float_status *fpst = fpstp; \
3723
 
    if (float##fsz##_is_any_nan(x)) { \
3724
 
        float_raise(float_flag_invalid, fpst); \
3725
 
        return 0; \
3726
 
    } \
3727
 
    return float##fsz##_to_##sign##int32##round(x, fpst); \
3728
 
}
3729
 
 
3730
 
#define FLOAT_CONVS(name, p, fsz, sign) \
3731
 
CONV_ITOF(vfp_##name##to##p, fsz, sign) \
3732
 
CONV_FTOI(vfp_to##name##p, fsz, sign, ) \
3733
 
CONV_FTOI(vfp_to##name##z##p, fsz, sign, _round_to_zero)
3734
 
 
3735
 
FLOAT_CONVS(si, s, 32, )
3736
 
FLOAT_CONVS(si, d, 64, )
3737
 
FLOAT_CONVS(ui, s, 32, u)
3738
 
FLOAT_CONVS(ui, d, 64, u)
3739
 
 
3740
 
#undef CONV_ITOF
3741
 
#undef CONV_FTOI
3742
 
#undef FLOAT_CONVS
3743
 
 
3744
 
/* floating point conversion */
3745
 
float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
3746
 
{
3747
 
    float64 r = float32_to_float64(x, &env->vfp.fp_status);
3748
 
    /* ARM requires that S<->D conversion of any kind of NaN generates
3749
 
     * a quiet NaN by forcing the most significant frac bit to 1.
3750
 
     */
3751
 
    return float64_maybe_silence_nan(r);
3752
 
}
3753
 
 
3754
 
float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
3755
 
{
3756
 
    float32 r =  float64_to_float32(x, &env->vfp.fp_status);
3757
 
    /* ARM requires that S<->D conversion of any kind of NaN generates
3758
 
     * a quiet NaN by forcing the most significant frac bit to 1.
3759
 
     */
3760
 
    return float32_maybe_silence_nan(r);
3761
 
}
3762
 
 
3763
 
/* VFP3 fixed point conversion.  */
3764
 
#define VFP_CONV_FIX(name, p, fsz, itype, sign) \
3765
 
float##fsz HELPER(vfp_##name##to##p)(uint##fsz##_t  x, uint32_t shift, \
3766
 
                                    void *fpstp) \
3767
 
{ \
3768
 
    float_status *fpst = fpstp; \
3769
 
    float##fsz tmp; \
3770
 
    tmp = sign##int32_to_##float##fsz((itype##_t)x, fpst); \
3771
 
    return float##fsz##_scalbn(tmp, -(int)shift, fpst); \
3772
 
} \
3773
 
uint##fsz##_t HELPER(vfp_to##name##p)(float##fsz x, uint32_t shift, \
3774
 
                                       void *fpstp) \
3775
 
{ \
3776
 
    float_status *fpst = fpstp; \
3777
 
    float##fsz tmp; \
3778
 
    if (float##fsz##_is_any_nan(x)) { \
3779
 
        float_raise(float_flag_invalid, fpst); \
3780
 
        return 0; \
3781
 
    } \
3782
 
    tmp = float##fsz##_scalbn(x, shift, fpst); \
3783
 
    return float##fsz##_to_##itype##_round_to_zero(tmp, fpst); \
3784
 
}
3785
 
 
3786
 
VFP_CONV_FIX(sh, d, 64, int16, )
3787
 
VFP_CONV_FIX(sl, d, 64, int32, )
3788
 
VFP_CONV_FIX(uh, d, 64, uint16, u)
3789
 
VFP_CONV_FIX(ul, d, 64, uint32, u)
3790
 
VFP_CONV_FIX(sh, s, 32, int16, )
3791
 
VFP_CONV_FIX(sl, s, 32, int32, )
3792
 
VFP_CONV_FIX(uh, s, 32, uint16, u)
3793
 
VFP_CONV_FIX(ul, s, 32, uint32, u)
3794
 
#undef VFP_CONV_FIX
3795
 
 
3796
 
/* Half precision conversions.  */
3797
 
static float32 do_fcvt_f16_to_f32(uint32_t a, CPUARMState *env, float_status *s)
3798
 
{
3799
 
    int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3800
 
    float32 r = float16_to_float32(make_float16(a), ieee, s);
3801
 
    if (ieee) {
3802
 
        return float32_maybe_silence_nan(r);
3803
 
    }
3804
 
    return r;
3805
 
}
3806
 
 
3807
 
static uint32_t do_fcvt_f32_to_f16(float32 a, CPUARMState *env, float_status *s)
3808
 
{
3809
 
    int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3810
 
    float16 r = float32_to_float16(a, ieee, s);
3811
 
    if (ieee) {
3812
 
        r = float16_maybe_silence_nan(r);
3813
 
    }
3814
 
    return float16_val(r);
3815
 
}
3816
 
 
3817
 
float32 HELPER(neon_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3818
 
{
3819
 
    return do_fcvt_f16_to_f32(a, env, &env->vfp.standard_fp_status);
3820
 
}
3821
 
 
3822
 
uint32_t HELPER(neon_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3823
 
{
3824
 
    return do_fcvt_f32_to_f16(a, env, &env->vfp.standard_fp_status);
3825
 
}
3826
 
 
3827
 
float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3828
 
{
3829
 
    return do_fcvt_f16_to_f32(a, env, &env->vfp.fp_status);
3830
 
}
3831
 
 
3832
 
uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3833
 
{
3834
 
    return do_fcvt_f32_to_f16(a, env, &env->vfp.fp_status);
3835
 
}
3836
 
 
3837
 
#define float32_two make_float32(0x40000000)
3838
 
#define float32_three make_float32(0x40400000)
3839
 
#define float32_one_point_five make_float32(0x3fc00000)
3840
 
 
3841
 
float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
3842
 
{
3843
 
    float_status *s = &env->vfp.standard_fp_status;
3844
 
    if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3845
 
        (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3846
 
        if (!(float32_is_zero(a) || float32_is_zero(b))) {
3847
 
            float_raise(float_flag_input_denormal, s);
3848
 
        }
3849
 
        return float32_two;
3850
 
    }
3851
 
    return float32_sub(float32_two, float32_mul(a, b, s), s);
3852
 
}
3853
 
 
3854
 
float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
3855
 
{
3856
 
    float_status *s = &env->vfp.standard_fp_status;
3857
 
    float32 product;
3858
 
    if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3859
 
        (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3860
 
        if (!(float32_is_zero(a) || float32_is_zero(b))) {
3861
 
            float_raise(float_flag_input_denormal, s);
3862
 
        }
3863
 
        return float32_one_point_five;
3864
 
    }
3865
 
    product = float32_mul(a, b, s);
3866
 
    return float32_div(float32_sub(float32_three, product, s), float32_two, s);
3867
 
}
3868
 
 
3869
 
/* NEON helpers.  */
3870
 
 
3871
 
/* Constants 256 and 512 are used in some helpers; we avoid relying on
3872
 
 * int->float conversions at run-time.  */
3873
 
#define float64_256 make_float64(0x4070000000000000LL)
3874
 
#define float64_512 make_float64(0x4080000000000000LL)
3875
 
 
3876
 
/* The algorithm that must be used to calculate the estimate
3877
 
 * is specified by the ARM ARM.
3878
 
 */
3879
 
static float64 recip_estimate(float64 a, CPUARMState *env)
3880
 
{
3881
 
    /* These calculations mustn't set any fp exception flags,
3882
 
     * so we use a local copy of the fp_status.
3883
 
     */
3884
 
    float_status dummy_status = env->vfp.standard_fp_status;
3885
 
    float_status *s = &dummy_status;
3886
 
    /* q = (int)(a * 512.0) */
3887
 
    float64 q = float64_mul(float64_512, a, s);
3888
 
    int64_t q_int = float64_to_int64_round_to_zero(q, s);
3889
 
 
3890
 
    /* r = 1.0 / (((double)q + 0.5) / 512.0) */
3891
 
    q = int64_to_float64(q_int, s);
3892
 
    q = float64_add(q, float64_half, s);
3893
 
    q = float64_div(q, float64_512, s);
3894
 
    q = float64_div(float64_one, q, s);
3895
 
 
3896
 
    /* s = (int)(256.0 * r + 0.5) */
3897
 
    q = float64_mul(q, float64_256, s);
3898
 
    q = float64_add(q, float64_half, s);
3899
 
    q_int = float64_to_int64_round_to_zero(q, s);
3900
 
 
3901
 
    /* return (double)s / 256.0 */
3902
 
    return float64_div(int64_to_float64(q_int, s), float64_256, s);
3903
 
}
3904
 
 
3905
 
float32 HELPER(recpe_f32)(float32 a, CPUARMState *env)
3906
 
{
3907
 
    float_status *s = &env->vfp.standard_fp_status;
3908
 
    float64 f64;
3909
 
    uint32_t val32 = float32_val(a);
3910
 
 
3911
 
    int result_exp;
3912
 
    int a_exp = (val32  & 0x7f800000) >> 23;
3913
 
    int sign = val32 & 0x80000000;
3914
 
 
3915
 
    if (float32_is_any_nan(a)) {
3916
 
        if (float32_is_signaling_nan(a)) {
3917
 
            float_raise(float_flag_invalid, s);
3918
 
        }
3919
 
        return float32_default_nan;
3920
 
    } else if (float32_is_infinity(a)) {
3921
 
        return float32_set_sign(float32_zero, float32_is_neg(a));
3922
 
    } else if (float32_is_zero_or_denormal(a)) {
3923
 
        if (!float32_is_zero(a)) {
3924
 
            float_raise(float_flag_input_denormal, s);
3925
 
        }
3926
 
        float_raise(float_flag_divbyzero, s);
3927
 
        return float32_set_sign(float32_infinity, float32_is_neg(a));
3928
 
    } else if (a_exp >= 253) {
3929
 
        float_raise(float_flag_underflow, s);
3930
 
        return float32_set_sign(float32_zero, float32_is_neg(a));
3931
 
    }
3932
 
 
3933
 
    f64 = make_float64((0x3feULL << 52)
3934
 
                       | ((int64_t)(val32 & 0x7fffff) << 29));
3935
 
 
3936
 
    result_exp = 253 - a_exp;
3937
 
 
3938
 
    f64 = recip_estimate(f64, env);
3939
 
 
3940
 
    val32 = sign
3941
 
        | ((result_exp & 0xff) << 23)
3942
 
        | ((float64_val(f64) >> 29) & 0x7fffff);
3943
 
    return make_float32(val32);
3944
 
}
3945
 
 
3946
 
/* The algorithm that must be used to calculate the estimate
3947
 
 * is specified by the ARM ARM.
3948
 
 */
3949
 
static float64 recip_sqrt_estimate(float64 a, CPUARMState *env)
3950
 
{
3951
 
    /* These calculations mustn't set any fp exception flags,
3952
 
     * so we use a local copy of the fp_status.
3953
 
     */
3954
 
    float_status dummy_status = env->vfp.standard_fp_status;
3955
 
    float_status *s = &dummy_status;
3956
 
    float64 q;
3957
 
    int64_t q_int;
3958
 
 
3959
 
    if (float64_lt(a, float64_half, s)) {
3960
 
        /* range 0.25 <= a < 0.5 */
3961
 
 
3962
 
        /* a in units of 1/512 rounded down */
3963
 
        /* q0 = (int)(a * 512.0);  */
3964
 
        q = float64_mul(float64_512, a, s);
3965
 
        q_int = float64_to_int64_round_to_zero(q, s);
3966
 
 
3967
 
        /* reciprocal root r */
3968
 
        /* r = 1.0 / sqrt(((double)q0 + 0.5) / 512.0);  */
3969
 
        q = int64_to_float64(q_int, s);
3970
 
        q = float64_add(q, float64_half, s);
3971
 
        q = float64_div(q, float64_512, s);
3972
 
        q = float64_sqrt(q, s);
3973
 
        q = float64_div(float64_one, q, s);
3974
 
    } else {
3975
 
        /* range 0.5 <= a < 1.0 */
3976
 
 
3977
 
        /* a in units of 1/256 rounded down */
3978
 
        /* q1 = (int)(a * 256.0); */
3979
 
        q = float64_mul(float64_256, a, s);
3980
 
        int64_t q_int = float64_to_int64_round_to_zero(q, s);
3981
 
 
3982
 
        /* reciprocal root r */
3983
 
        /* r = 1.0 /sqrt(((double)q1 + 0.5) / 256); */
3984
 
        q = int64_to_float64(q_int, s);
3985
 
        q = float64_add(q, float64_half, s);
3986
 
        q = float64_div(q, float64_256, s);
3987
 
        q = float64_sqrt(q, s);
3988
 
        q = float64_div(float64_one, q, s);
3989
 
    }
3990
 
    /* r in units of 1/256 rounded to nearest */
3991
 
    /* s = (int)(256.0 * r + 0.5); */
3992
 
 
3993
 
    q = float64_mul(q, float64_256,s );
3994
 
    q = float64_add(q, float64_half, s);
3995
 
    q_int = float64_to_int64_round_to_zero(q, s);
3996
 
 
3997
 
    /* return (double)s / 256.0;*/
3998
 
    return float64_div(int64_to_float64(q_int, s), float64_256, s);
3999
 
}
4000
 
 
4001
 
float32 HELPER(rsqrte_f32)(float32 a, CPUARMState *env)
4002
 
{
4003
 
    float_status *s = &env->vfp.standard_fp_status;
4004
 
    int result_exp;
4005
 
    float64 f64;
4006
 
    uint32_t val;
4007
 
    uint64_t val64;
4008
 
 
4009
 
    val = float32_val(a);
4010
 
 
4011
 
    if (float32_is_any_nan(a)) {
4012
 
        if (float32_is_signaling_nan(a)) {
4013
 
            float_raise(float_flag_invalid, s);
4014
 
        }
4015
 
        return float32_default_nan;
4016
 
    } else if (float32_is_zero_or_denormal(a)) {
4017
 
        if (!float32_is_zero(a)) {
4018
 
            float_raise(float_flag_input_denormal, s);
4019
 
        }
4020
 
        float_raise(float_flag_divbyzero, s);
4021
 
        return float32_set_sign(float32_infinity, float32_is_neg(a));
4022
 
    } else if (float32_is_neg(a)) {
4023
 
        float_raise(float_flag_invalid, s);
4024
 
        return float32_default_nan;
4025
 
    } else if (float32_is_infinity(a)) {
4026
 
        return float32_zero;
4027
 
    }
4028
 
 
4029
 
    /* Normalize to a double-precision value between 0.25 and 1.0,
4030
 
     * preserving the parity of the exponent.  */
4031
 
    if ((val & 0x800000) == 0) {
4032
 
        f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
4033
 
                           | (0x3feULL << 52)
4034
 
                           | ((uint64_t)(val & 0x7fffff) << 29));
4035
 
    } else {
4036
 
        f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
4037
 
                           | (0x3fdULL << 52)
4038
 
                           | ((uint64_t)(val & 0x7fffff) << 29));
4039
 
    }
4040
 
 
4041
 
    result_exp = (380 - ((val & 0x7f800000) >> 23)) / 2;
4042
 
 
4043
 
    f64 = recip_sqrt_estimate(f64, env);
4044
 
 
4045
 
    val64 = float64_val(f64);
4046
 
 
4047
 
    val = ((result_exp & 0xff) << 23)
4048
 
        | ((val64 >> 29)  & 0x7fffff);
4049
 
    return make_float32(val);
4050
 
}
4051
 
 
4052
 
uint32_t HELPER(recpe_u32)(uint32_t a, CPUARMState *env)
4053
 
{
4054
 
    float64 f64;
4055
 
 
4056
 
    if ((a & 0x80000000) == 0) {
4057
 
        return 0xffffffff;
4058
 
    }
4059
 
 
4060
 
    f64 = make_float64((0x3feULL << 52)
4061
 
                       | ((int64_t)(a & 0x7fffffff) << 21));
4062
 
 
4063
 
    f64 = recip_estimate (f64, env);
4064
 
 
4065
 
    return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
4066
 
}
4067
 
 
4068
 
uint32_t HELPER(rsqrte_u32)(uint32_t a, CPUARMState *env)
4069
 
{
4070
 
    float64 f64;
4071
 
 
4072
 
    if ((a & 0xc0000000) == 0) {
4073
 
        return 0xffffffff;
4074
 
    }
4075
 
 
4076
 
    if (a & 0x80000000) {
4077
 
        f64 = make_float64((0x3feULL << 52)
4078
 
                           | ((uint64_t)(a & 0x7fffffff) << 21));
4079
 
    } else { /* bits 31-30 == '01' */
4080
 
        f64 = make_float64((0x3fdULL << 52)
4081
 
                           | ((uint64_t)(a & 0x3fffffff) << 22));
4082
 
    }
4083
 
 
4084
 
    f64 = recip_sqrt_estimate(f64, env);
4085
 
 
4086
 
    return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
4087
 
}
4088
 
 
4089
 
/* VFPv4 fused multiply-accumulate */
4090
 
float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
4091
 
{
4092
 
    float_status *fpst = fpstp;
4093
 
    return float32_muladd(a, b, c, 0, fpst);
4094
 
}
4095
 
 
4096
 
float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
4097
 
{
4098
 
    float_status *fpst = fpstp;
4099
 
    return float64_muladd(a, b, c, 0, fpst);
4100
 
}