← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/linaro/0030-hw-omap_spi.c-Fix-indentation-following-previous-pat.patch/hw/ssi/omap_spi.c

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2014-02-04 12:13:08 UTC
  • mfrom: (10.1.45 sid)
  • Revision ID: package-import@ubuntu.com-20140204121308-1xq92lrfs75agw2g
Tags: 1.7.0+dfsg-3ubuntu1~ppa1
* Merge 1.7.0+dfsg-3 from debian.  Remaining changes:
  - debian/patches/ubuntu:
    * expose-vmx_qemu64cpu.patch
    * linaro (omap3) and arm64 patches
    * ubuntu/target-ppc-add-stubs-for-kvm-breakpoints: fix FTBFS
      on ppc
    * ubuntu/CVE-2013-4377.patch: fix denial of service via virtio
  - debian/qemu-system-x86.modprobe: set kvm_intel nested=1 options
  - debian/control:
    * add arm64 to Architectures
    * add qemu-common and qemu-system-aarch64 packages
  - debian/qemu-system-common.install: add debian/tmp/usr/lib
  - debian/qemu-system-common.preinst: add kvm group
  - debian/qemu-system-common.postinst: remove acl placed by udev,
    and add udevadm trigger.
  - qemu-system-x86.links: add eepro100.rom, remove pxe-virtio,
    pxe-e1000 and pxe-rtl8139.
  - add qemu-system-x86.qemu-kvm.upstart and .default
  - qemu-user-static.postinst-in: remove arm64 binfmt
  - debian/rules:
    * allow parallel build
    * add aarch64 to system_targets and sys_systems
    * add qemu-kvm-spice links
    * install qemu-system-x86.modprobe
  - add debian/qemu-system-common.links for OVMF.fd link
* Remove kvm-img, kvm-nbd, kvm-ifup and kvm-ifdown symlinks.

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/linaro/0030-hw-omap_spi.c-Fix-indentation-following-previous-pat.patch/hw/ssi/omap_spi.c
1
 
/*
2
 
 * TI OMAP processor's Multichannel SPI emulation.
3
 
 *
4
 
 * Copyright (C) 2007-2009 Nokia Corporation
5
 
 *
6
 
 * Original code for OMAP2 by Andrzej Zaborowski <andrew@openedhand.com>
7
 
 *
8
 
 * This program is free software; you can redistribute it and/or
9
 
 * modify it under the terms of the GNU General Public License as
10
 
 * published by the Free Software Foundation; either version 2 or
11
 
 * (at your option) any later version of the License.
12
 
 *
13
 
 * This program is distributed in the hope that it will be useful,
14
 
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
15
 
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16
 
 * GNU General Public License for more details.
17
 
 *
18
 
 * You should have received a copy of the GNU General Public License along
19
 
 * with this program; if not, write to the Free Software Foundation, Inc.,
20
 
 * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
21
 
 */
22
 
#include "hw/hw.h"
23
 
#include "hw/arm/omap.h"
24
 
#include "hw/sysbus.h"
25
 
#include "hw/spi.h"
26
 
 
27
 
//#define SPI_DEBUG
28
 
 
29
 
#ifdef SPI_DEBUG
30
 
#define TRACE(fmt,...) fprintf(stderr, "%s@%d: " fmt "\n", __FUNCTION__, \
31
 
                               __LINE__, ##__VA_ARGS__);
32
 
#else
33
 
#define TRACE(...)
34
 
#endif
35
 
 
36
 
#define TYPE_OMAP_MCSPI "omap_mcspi"
37
 
#define OMAP_MCSPI(obj) OBJECT_CHECK(OMAPSPIState, (obj), TYPE_OMAP_MCSPI)
38
 
 
39
 
#define SPI_FIFOSIZE 64
40
 
#define SPI_REV_OMAP2420 0x14
41
 
#define SPI_REV_OMAP3430 0x21
42
 
#define IS_OMAP3_SPI(s) ((s)->revision >= SPI_REV_OMAP3430)
43
 
 
44
 
typedef struct omap_mcspi_bus_s {
45
 
    SPIBus *bus;
46
 
    MemoryRegion iomem;
47
 
    qemu_irq irq;
48
 
    int chnum;
49
 
    uint8_t revision;
50
 
 
51
 
    uint32_t sysconfig;
52
 
    uint32_t systest;
53
 
    uint32_t irqst;
54
 
    uint32_t irqen;
55
 
    uint32_t wken;
56
 
    uint32_t control;
57
 
 
58
 
    uint32_t xferlevel;
59
 
    struct omap_mcspi_fifo_s {
60
 
        int start;
61
 
        int len;
62
 
        int size;
63
 
        uint8_t buf[SPI_FIFOSIZE];
64
 
    } tx_fifo, rx_fifo;
65
 
    int fifo_ch;
66
 
    int fifo_wcnt;
67
 
 
68
 
    struct omap_mcspi_ch_s {
69
 
        qemu_irq txdrq;
70
 
        qemu_irq rxdrq;
71
 
 
72
 
        uint32_t tx;
73
 
        uint32_t rx;
74
 
 
75
 
        uint32_t config;
76
 
        uint32_t status;
77
 
        uint32_t control;
78
 
    } *ch;
79
 
} OMAPSPIBusState;
80
 
 
81
 
typedef struct omap_mcspi_s {
82
 
    SysBusDevice parent_obj;
83
 
    int mpu_model;
84
 
    int buscount;
85
 
    OMAPSPIBusState *bus;
86
 
} OMAPSPIState;
87
 
 
88
 
static inline void omap_mcspi_interrupt_update(OMAPSPIBusState *s)
89
 
{
90
 
    qemu_set_irq(s->irq, s->irqst & s->irqen);
91
 
}
92
 
 
93
 
static inline void omap_mcspi_dmarequest_update(OMAPSPIBusState *s,
94
 
                                                int chnum)
95
 
{
96
 
    struct omap_mcspi_ch_s *ch = &s->ch[chnum];
97
 
    if ((ch->control & 1) &&                         /* EN */
98
 
        (ch->config & (1 << 14)) &&                  /* DMAW */
99
 
        (ch->status & (1 << 1)) &&                   /* TXS */
100
 
        ((ch->config >> 12) & 3) != 1) {             /* TRM */
101
 
        if (!IS_OMAP3_SPI(s) ||
102
 
            !(ch->config & (1 << 27)) ||             /* FFEW */
103
 
            s->tx_fifo.len <= (s->xferlevel & 0x3f)) /* AEL */
104
 
            qemu_irq_raise(ch->txdrq);
105
 
        else
106
 
            qemu_irq_lower(ch->txdrq);
107
 
    }
108
 
    if ((ch->control & 1) &&                                /* EN */
109
 
        (ch->config & (1 << 15)) &&                         /* DMAW */
110
 
        (ch->status & (1 << 0)) &&                          /* RXS */
111
 
        ((ch->config >> 12) & 3) != 2) {                    /* TRM */
112
 
        if (!IS_OMAP3_SPI(s) ||
113
 
            !(ch->config & (1 << 28)) ||                    /* FFER */
114
 
            s->rx_fifo.len >= ((s->xferlevel >> 8) & 0x3f)) /* AFL */
115
 
            qemu_irq_raise(ch->rxdrq);
116
 
        else
117
 
            qemu_irq_lower(ch->rxdrq);
118
 
    }
119
 
}
120
 
 
121
 
static void omap_mcspi_fifo_reset(OMAPSPIBusState *s)
122
 
{
123
 
    struct omap_mcspi_ch_s *ch;
124
 
 
125
 
    s->tx_fifo.len = 0;
126
 
    s->rx_fifo.len = 0;
127
 
    s->tx_fifo.start = 0;
128
 
    s->rx_fifo.start = 0;
129
 
    if (s->fifo_ch < 0) {
130
 
        s->tx_fifo.size  = s->rx_fifo.size  = 0;
131
 
    } else {
132
 
        ch = &s->ch[s->fifo_ch];
133
 
        s->tx_fifo.size = ((ch->config >> 27) & 1) ? SPI_FIFOSIZE : 0;
134
 
        s->rx_fifo.size = ((ch->config >> 28) & 1) ? SPI_FIFOSIZE : 0;
135
 
        if (((ch->config >> 27) & 3) == 3) {
136
 
            s->tx_fifo.size >>= 1;
137
 
            s->rx_fifo.size >>= 1;
138
 
        }
139
 
    }
140
 
}
141
 
 
142
 
/* returns next word in FIFO or the n first bytes if there is not
143
 
 * enough data in FIFO */
144
 
static uint32_t omap_mcspi_fifo_get(struct omap_mcspi_fifo_s *s, int wl)
145
 
{
146
 
    uint32_t v, sh;
147
 
 
148
 
    for (v = 0, sh = 0; wl > 0 && s->len; wl -= 8, s->len--, sh += 8) {
149
 
        v |= ((uint32_t)s->buf[s->start++]) << sh;
150
 
        if (s->start >= s->size)
151
 
            s->start = 0;
152
 
    }
153
 
    return v;
154
 
}
155
 
 
156
 
/* pushes a word to FIFO or the first n bytes of the word if the FIFO
157
 
 * is too full to hold the full word */
158
 
static void omap_mcspi_fifo_put(struct omap_mcspi_fifo_s *s, int wl,
159
 
                                uint32_t v)
160
 
{
161
 
    int p = s->start + s->len;
162
 
 
163
 
    for (; wl > 0 && s->len < s->size; wl -=8, v >>= 8, s->len++) {
164
 
        if (p >= s->size)
165
 
            p -= s->size;
166
 
        s->buf[p++] = (uint8_t)(v & 0xff);
167
 
    }
168
 
}
169
 
 
170
 
static void omap_mcspi_transfer_run(OMAPSPIBusState *s, int chnum)
171
 
{
172
 
    struct omap_mcspi_ch_s *ch = s->ch + chnum;
173
 
    int trm = (ch->config >> 12) & 3;
174
 
    int wl;
175
 
 
176
 
    if (!(ch->control & 1))                  /* EN */
177
 
        return;
178
 
    if ((ch->status & 1) && trm != 2 &&      /* RXS */
179
 
        !(ch->config & (1 << 19)))           /* TURBO */
180
 
        goto intr_update;
181
 
    if ((ch->status & (1 << 1)) && trm != 1) /* TXS */
182
 
        goto intr_update;
183
 
 
184
 
    if (!(s->control & 1) ||        /* SINGLE */
185
 
        (ch->config & (1 << 20))) { /* FORCE */
186
 
            wl = 1 + (0x1f & (ch->config >> 7)); /* WL */
187
 
            if (!IS_OMAP3_SPI(s) || s->fifo_ch != chnum ||
188
 
                !((ch->config >> 27) & 3)) {     /* FFER | FFEW */
189
 
                ch->rx = spi_txrx(s->bus, chnum, ch->tx, wl);
190
 
            } else {
191
 
                switch ((ch->config >> 27) & 3) {
192
 
                case 1: /* !FFER, FFEW */
193
 
                    if (trm != 1)
194
 
                        ch->tx = omap_mcspi_fifo_get(&s->tx_fifo, wl);
195
 
                    ch->rx = spi_txrx(s->bus, chnum, ch->tx, wl);
196
 
                    s->fifo_wcnt--;
197
 
                    break;
198
 
                case 2: /* FFER, !FFEW */
199
 
                    ch->rx = spi_txrx(s->bus, chnum, ch->tx, wl);
200
 
                    if (trm != 2)
201
 
                        omap_mcspi_fifo_put(&s->rx_fifo, wl, ch->rx);
202
 
                    s->fifo_wcnt--;
203
 
                    break;
204
 
                case 3: /* FFER, FFEW */
205
 
                    while (s->rx_fifo.len < s->rx_fifo.size &&
206
 
                           s->tx_fifo.len && s->fifo_wcnt) {
207
 
                        if (trm != 1)
208
 
                            ch->tx = omap_mcspi_fifo_get(&s->tx_fifo, wl);
209
 
                        ch->rx = spi_txrx(s->bus, chnum, ch->tx, wl);
210
 
                        if (trm != 2)
211
 
                            omap_mcspi_fifo_put(&s->rx_fifo, wl, ch->rx);
212
 
                        s->fifo_wcnt--;
213
 
                    }
214
 
                    break;
215
 
                default:
216
 
                    break;
217
 
                }
218
 
                if ((ch->config & (1 << 28)) &&        /* FFER */
219
 
                    s->rx_fifo.len >= s->rx_fifo.size)
220
 
                    ch->status |= 1 << 6;              /* RXFFF */
221
 
                ch->status &= ~(1 << 5);               /* RXFFE */
222
 
                ch->status &= ~(1 << 4);               /* TXFFF */
223
 
                if ((ch->config & (1 << 27)) &&        /* FFEW */
224
 
                    !s->tx_fifo.len)
225
 
                    ch->status |= 1 << 3;              /* TXFFE */
226
 
                if (!s->fifo_wcnt &&
227
 
                    ((s->xferlevel >> 16) & 0xffff))   /* WCNT */
228
 
                    s->irqst |= 1 << 17;               /* EOW */
229
 
            }
230
 
    }
231
 
 
232
 
    ch->tx = 0;
233
 
    ch->status |= 1 << 2;               /* EOT */
234
 
    ch->status |= 1 << 1;               /* TXS */
235
 
    if (trm != 2)
236
 
        ch->status |= 1;                /* RXS */
237
 
 
238
 
intr_update:
239
 
    if ((ch->status & 1) &&     trm != 2 &&                     /* RXS */
240
 
        !(ch->config & (1 << 19)))                          /* TURBO */
241
 
        if (!IS_OMAP3_SPI(s) || s->fifo_ch != chnum ||
242
 
            !((ch->config >> 28) & 1) ||                    /* FFER */
243
 
            s->rx_fifo.len >= ((s->xferlevel >> 8) & 0x3f)) /* AFL */
244
 
            s->irqst |= 1 << (2 + 4 * chnum);               /* RX_FULL */
245
 
    if ((ch->status & (1 << 1)) && trm != 1)                /* TXS */
246
 
        if (!IS_OMAP3_SPI(s) || s->fifo_ch != chnum ||
247
 
            !((ch->config >> 27) & 1) ||                    /* FFEW */
248
 
            s->tx_fifo.len <= (s->xferlevel & 0x3f))        /* AEL */
249
 
            s->irqst |= 1 << (4 * chnum);                   /* TX_EMPTY */
250
 
    omap_mcspi_interrupt_update(s);
251
 
    omap_mcspi_dmarequest_update(s, chnum);
252
 
}
253
 
 
254
 
static void omap_mcspi_bus_reset(OMAPSPIBusState *s)
255
 
{
256
 
    int ch;
257
 
 
258
 
    s->sysconfig = 0;
259
 
    s->systest = 0;
260
 
    s->irqst = 0;
261
 
    s->irqen = 0;
262
 
    s->wken = 0;
263
 
    s->control = 4;
264
 
 
265
 
    s->fifo_ch = -1;
266
 
    omap_mcspi_fifo_reset(s);
267
 
 
268
 
    for (ch = 0; ch < s->chnum; ch ++) {
269
 
        s->ch[ch].config = 0x060000;
270
 
        s->ch[ch].status = 2;                           /* TXS */
271
 
        s->ch[ch].control = 0;
272
 
 
273
 
        omap_mcspi_dmarequest_update(s, ch);
274
 
    }
275
 
 
276
 
    omap_mcspi_interrupt_update(s);
277
 
}
278
 
 
279
 
static uint64_t omap_mcspi_read(void *opaque, hwaddr addr,
280
 
                                unsigned size)
281
 
{
282
 
    OMAPSPIBusState *s = (OMAPSPIBusState *) opaque;
283
 
    int ch = 0;
284
 
    uint32_t ret;
285
 
 
286
 
    if (size != 4) {
287
 
        return omap_badwidth_read32(opaque, addr);
288
 
    }
289
 
 
290
 
    switch (addr) {
291
 
    case 0x00:  /* MCSPI_REVISION */
292
 
        TRACE("REVISION = 0x%08x", s->revision);
293
 
        return s->revision;
294
 
 
295
 
    case 0x10:  /* MCSPI_SYSCONFIG */
296
 
        TRACE("SYSCONFIG = 0x%08x", s->sysconfig);
297
 
        return s->sysconfig;
298
 
 
299
 
    case 0x14:  /* MCSPI_SYSSTATUS */
300
 
        TRACE("SYSSTATUS = 0x00000001");
301
 
        return 1;                                       /* RESETDONE */
302
 
 
303
 
    case 0x18:  /* MCSPI_IRQSTATUS */
304
 
        TRACE("IRQSTATUS = 0x%08x", s->irqst);
305
 
        return s->irqst;
306
 
 
307
 
    case 0x1c:  /* MCSPI_IRQENABLE */
308
 
        TRACE("IRQENABLE = 0x%08x", s->irqen);
309
 
        return s->irqen;
310
 
 
311
 
    case 0x20:  /* MCSPI_WAKEUPENABLE */
312
 
        TRACE("WAKEUPENABLE = 0x%08x", s->wken);
313
 
        return s->wken;
314
 
 
315
 
    case 0x24:  /* MCSPI_SYST */
316
 
        TRACE("SYST = 0x%08x", s->systest);
317
 
        return s->systest;
318
 
 
319
 
    case 0x28:  /* MCSPI_MODULCTRL */
320
 
        TRACE("MODULCTRL = 0x%08x", s->control);
321
 
        return s->control;
322
 
 
323
 
    case 0x68: ch ++;
324
 
        /* fall through */
325
 
    case 0x54: ch ++;
326
 
        /* fall through */
327
 
    case 0x40: ch ++;
328
 
        /* fall through */
329
 
    case 0x2c:  /* MCSPI_CHCONF */
330
 
        TRACE("CHCONF%d = 0x%08x", ch,
331
 
              (ch < s->chnum) ? s->ch[ch].config : 0);
332
 
        return (ch < s->chnum) ? s->ch[ch].config : 0;
333
 
 
334
 
    case 0x6c: ch ++;
335
 
        /* fall through */
336
 
    case 0x58: ch ++;
337
 
        /* fall through */
338
 
    case 0x44: ch ++;
339
 
        /* fall through */
340
 
    case 0x30:  /* MCSPI_CHSTAT */
341
 
        TRACE("CHSTAT%d = 0x%08x", ch,
342
 
              (ch < s->chnum) ? s->ch[ch].status : 0);
343
 
        return (ch < s->chnum) ? s->ch[ch].status : 0;
344
 
 
345
 
    case 0x70: ch ++;
346
 
        /* fall through */
347
 
    case 0x5c: ch ++;
348
 
        /* fall through */
349
 
    case 0x48: ch ++;
350
 
        /* fall through */
351
 
    case 0x34:  /* MCSPI_CHCTRL */
352
 
        TRACE("CHCTRL%d = 0x%08x", ch,
353
 
              (ch < s->chnum) ? s->ch[ch].control : 0);
354
 
        return (ch < s->chnum) ? s->ch[ch].control : 0;
355
 
 
356
 
    case 0x74: ch ++;
357
 
        /* fall through */
358
 
    case 0x60: ch ++;
359
 
        /* fall through */
360
 
    case 0x4c: ch ++;
361
 
        /* fall through */
362
 
    case 0x38:  /* MCSPI_TX */
363
 
        TRACE("TX%d = 0x%08x", ch,
364
 
              (ch < s->chnum) ? s->ch[ch].tx : 0);
365
 
        return (ch < s->chnum) ? s->ch[ch].tx : 0;
366
 
 
367
 
    case 0x78: ch ++;
368
 
        /* fall through */
369
 
    case 0x64: ch ++;
370
 
        /* fall through */
371
 
    case 0x50: ch ++;
372
 
        /* fall through */
373
 
    case 0x3c:  /* MCSPI_RX */
374
 
        if (ch < s->chnum) {
375
 
            if (!IS_OMAP3_SPI(s) || ch != s->fifo_ch ||
376
 
                !(s->ch[ch].config & (1 << 28))) { /* FFER */
377
 
                s->ch[ch].status &= ~1;            /* RXS */
378
 
                ret = s->ch[ch].rx;
379
 
                TRACE("RX%d = 0x%08x", ch, ret);
380
 
                omap_mcspi_transfer_run(s, ch);
381
 
                return ret;
382
 
            }
383
 
            if (!s->rx_fifo.len) {
384
 
                TRACE("rxfifo underflow!");
385
 
            } else {
386
 
                qemu_irq_lower(s->ch[ch].rxdrq);
387
 
                s->ch[ch].status &= ~(1 << 6);                 /* RXFFF */
388
 
                if (((s->ch[ch].config >> 12) & 3) != 2)        /* TRM */
389
 
                    ret = omap_mcspi_fifo_get(&s->rx_fifo,
390
 
                        1 + ((s->ch[ch].config >> 7) & 0x1f)); /* WL */
391
 
                else
392
 
                    ret = s->ch[ch].rx;
393
 
                TRACE("RX%d = 0x%08x", ch, ret);
394
 
                if (!s->rx_fifo.len) {
395
 
                    s->ch[ch].status &= ~1;     /* RXS */
396
 
                    s->ch[ch].status |= 1 << 5; /* RXFFE */
397
 
                    omap_mcspi_transfer_run(s, ch);
398
 
                }
399
 
                return ret;
400
 
            }
401
 
        }
402
 
        TRACE("RX%d = 0x00000000", ch);
403
 
        return 0;
404
 
 
405
 
    case 0x7c: /* MCSPI_XFERLEVEL */
406
 
        if (IS_OMAP3_SPI(s)) {
407
 
            if ((s->xferlevel >> 16) & 0xffff) /* WCNT */
408
 
                ret = ((s->xferlevel & 0xffff0000) - (s->fifo_wcnt << 16));
409
 
            else
410
 
                ret = ((-s->fifo_wcnt) & 0xffff) << 16;
411
 
            TRACE("XFERLEVEL = 0x%08x", (s->xferlevel & 0xffff) | ret);
412
 
            return (s->xferlevel & 0xffff) | ret;
413
 
        }
414
 
        break;
415
 
 
416
 
    default:
417
 
        break;
418
 
    }
419
 
 
420
 
    OMAP_BAD_REG(addr);
421
 
    return 0;
422
 
}
423
 
 
424
 
static void omap_mcspi_write(void *opaque, hwaddr addr,
425
 
                             uint64_t value, unsigned size)
426
 
{
427
 
    OMAPSPIBusState *s = (OMAPSPIBusState *) opaque;
428
 
    uint32_t old;
429
 
    int ch = 0;
430
 
 
431
 
    if (size != 4) {
432
 
        return omap_badwidth_write32(opaque, addr, value);
433
 
    }
434
 
 
435
 
    switch (addr) {
436
 
    case 0x00:  /* MCSPI_REVISION */
437
 
    case 0x14:  /* MCSPI_SYSSTATUS */
438
 
    case 0x30:  /* MCSPI_CHSTAT0 */
439
 
    case 0x3c:  /* MCSPI_RX0 */
440
 
    case 0x44:  /* MCSPI_CHSTAT1 */
441
 
    case 0x50:  /* MCSPI_RX1 */
442
 
    case 0x58:  /* MCSPI_CHSTAT2 */
443
 
    case 0x64:  /* MCSPI_RX2 */
444
 
    case 0x6c:  /* MCSPI_CHSTAT3 */
445
 
    case 0x78:  /* MCSPI_RX3 */
446
 
        /* silently ignore */
447
 
        //OMAP_RO_REGV(addr, value);
448
 
        return;
449
 
 
450
 
    case 0x10:  /* MCSPI_SYSCONFIG */
451
 
        TRACE("SYSCONFIG = 0x%08x", value);
452
 
        if (value & (1 << 1))                           /* SOFTRESET */
453
 
            omap_mcspi_bus_reset(s);
454
 
        s->sysconfig = value & 0x31d;
455
 
        break;
456
 
 
457
 
    case 0x18:  /* MCSPI_IRQSTATUS */
458
 
        TRACE("IRQSTATUS = 0x%08x", value);
459
 
        if (!((s->control & (1 << 3)) && (s->systest & (1 << 11)))) {
460
 
            s->irqst &= ~value;
461
 
            omap_mcspi_interrupt_update(s);
462
 
        }
463
 
        break;
464
 
 
465
 
    case 0x1c:  /* MCSPI_IRQENABLE */
466
 
        TRACE("IRQENABLE = 0x%08x", value);
467
 
        s->irqen = value & (IS_OMAP3_SPI(s) ? 0x3777f : 0x1777f);
468
 
        omap_mcspi_interrupt_update(s);
469
 
        break;
470
 
 
471
 
    case 0x20:  /* MCSPI_WAKEUPENABLE */
472
 
        TRACE("WAKEUPENABLE = 0x%08x", value);
473
 
        s->wken = value & 1;
474
 
        break;
475
 
 
476
 
    case 0x24:  /* MCSPI_SYST */
477
 
        TRACE("SYST = 0x%08x", value);
478
 
        if (s->control & (1 << 3))                      /* SYSTEM_TEST */
479
 
            if (value & (1 << 11)) {                    /* SSB */
480
 
                s->irqst |= 0x1777f;
481
 
                omap_mcspi_interrupt_update(s);
482
 
            }
483
 
        s->systest = value & 0xfff;
484
 
        break;
485
 
 
486
 
    case 0x28:  /* MCSPI_MODULCTRL */
487
 
        TRACE("MODULCTRL = 0x%08x", value);
488
 
        if (value & (1 << 3))                           /* SYSTEM_TEST */
489
 
            if (s->systest & (1 << 11)) {               /* SSB */
490
 
                s->irqst |= IS_OMAP3_SPI(s) ? 0x3777f : 0x1777f;
491
 
                omap_mcspi_interrupt_update(s);
492
 
            }
493
 
        s->control = value & 0xf;
494
 
        break;
495
 
 
496
 
    case 0x68: ch ++;
497
 
        /* fall through */
498
 
    case 0x54: ch ++;
499
 
        /* fall through */
500
 
    case 0x40: ch ++;
501
 
        /* fall through */
502
 
    case 0x2c:  /* MCSPI_CHCONF */
503
 
        TRACE("CHCONF%d = 0x%08x", ch, value);
504
 
        if (ch < s->chnum) {
505
 
            old = s->ch[ch].config;
506
 
            s->ch[ch].config = value & (IS_OMAP3_SPI(s)
507
 
                                        ? 0x3fffffff : 0x7fffff);
508
 
            if (IS_OMAP3_SPI(s) &&
509
 
                ((value ^ old) & (3 << 27))) { /* FFER | FFEW */
510
 
                s->fifo_ch = ((value & (3 << 27))) ? ch : -1;
511
 
                omap_mcspi_fifo_reset(s);
512
 
            }
513
 
            if (((value ^ old) & (3 << 14)) || /* DMAR | DMAW */
514
 
                (IS_OMAP3_SPI(s) &&
515
 
                 ((value ^ old) & (3 << 27)))) /* FFER | FFEW */
516
 
                omap_mcspi_dmarequest_update(s, ch);
517
 
            if (((value >> 12) & 3) == 3) {   /* TRM */
518
 
                TRACE("invalid TRM value (3)");
519
 
            }
520
 
                if (((value >> 7) & 0x1f) < 3) {  /* WL */
521
 
                TRACE("invalid WL value (%" PRIx64 ")", (value >> 7) & 0x1f);
522
 
                }
523
 
            if (IS_OMAP3_SPI(s) && ((value >> 23) & 1)) { /* SBE */
524
 
                TRACE("start-bit mode is not supported");
525
 
            }
526
 
        }
527
 
        break;
528
 
 
529
 
    case 0x70: ch ++;
530
 
        /* fall through */
531
 
    case 0x5c: ch ++;
532
 
        /* fall through */
533
 
    case 0x48: ch ++;
534
 
        /* fall through */
535
 
    case 0x34:  /* MCSPI_CHCTRL */
536
 
        TRACE("CHCTRL%d = 0x%08x", ch, value);
537
 
        if (ch < s->chnum) {
538
 
            old = s->ch[ch].control;
539
 
            s->ch[ch].control = value & (IS_OMAP3_SPI(s) ? 0xff01 : 1);
540
 
            if (value & ~old & 1) { /* EN */
541
 
                if (IS_OMAP3_SPI(s) && s->fifo_ch == ch)
542
 
                    omap_mcspi_fifo_reset(s);
543
 
                omap_mcspi_transfer_run(s, ch);
544
 
            }
545
 
        }
546
 
        break;
547
 
 
548
 
    case 0x74: ch ++;
549
 
        /* fall through */
550
 
    case 0x60: ch ++;
551
 
        /* fall through */
552
 
    case 0x4c: ch ++;
553
 
        /* fall through */
554
 
    case 0x38:  /* MCSPI_TX */
555
 
        TRACE("TX%d = 0x%08x", ch, value);
556
 
        if (ch < s->chnum) {
557
 
            if (!IS_OMAP3_SPI(s) || s->fifo_ch != ch ||
558
 
                !(s->ch[ch].config & (1 << 27))) { /* FFEW */
559
 
                s->ch[ch].tx = value;
560
 
                s->ch[ch].status &= ~0x06;         /* EOT | TXS */
561
 
                omap_mcspi_transfer_run(s, ch);
562
 
            } else {
563
 
                if (s->tx_fifo.len >= s->tx_fifo.size) {
564
 
                    TRACE("txfifo overflow!");
565
 
                } else {
566
 
                    qemu_irq_lower(s->ch[ch].txdrq);
567
 
                    s->ch[ch].status &= ~0x0e;      /* TXFFE | EOT | TXS */
568
 
                    if (((s->ch[ch].config >> 12) & 3) != 1) {    /* TRM */
569
 
                        omap_mcspi_fifo_put(
570
 
                            &s->tx_fifo,
571
 
                            1 + ((s->ch[ch].config >> 7) & 0x1f), /* WL */
572
 
                            value);
573
 
                        if (s->tx_fifo.len >= s->tx_fifo.size)
574
 
                            s->ch[ch].status |= 1 << 4;        /* TXFFF */
575
 
                        if (s->tx_fifo.len >= (s->xferlevel & 0x3f))
576
 
                            omap_mcspi_transfer_run(s, ch);
577
 
                    } else {
578
 
                        s->ch[ch].tx = value;
579
 
                        omap_mcspi_transfer_run(s, ch);
580
 
                    }
581
 
                }
582
 
            }
583
 
        }
584
 
        break;
585
 
 
586
 
    case 0x7c: /* MCSPI_XFERLEVEL */
587
 
        TRACE("XFERLEVEL = 0x%08x", value);
588
 
        if (IS_OMAP3_SPI(s)) {
589
 
            if (value != s->xferlevel) {
590
 
                s->fifo_wcnt = (value >> 16) & 0xffff;
591
 
                s->xferlevel = value & 0xffff3f3f;
592
 
                omap_mcspi_fifo_reset(s);
593
 
            }
594
 
        } else
595
 
            OMAP_BAD_REG(addr);
596
 
        break;
597
 
 
598
 
    default:
599
 
        OMAP_BAD_REG(addr);
600
 
        return;
601
 
    }
602
 
}
603
 
 
604
 
static const MemoryRegionOps omap_mcspi_ops = {
605
 
    .read = omap_mcspi_read,
606
 
    .write = omap_mcspi_write,
607
 
    .endianness = DEVICE_NATIVE_ENDIAN,
608
 
};
609
 
 
610
 
static void omap_mcspi_reset(DeviceState *qdev)
611
 
{
612
 
    int i;
613
 
    OMAPSPIState *s = OMAP_MCSPI(qdev);
614
 
    for (i = 0; i < s->buscount; i++) {
615
 
        omap_mcspi_bus_reset(&s->bus[i]);
616
 
    }
617
 
}
618
 
 
619
 
static int omap_mcspi_init(SysBusDevice *sbd)
620
 
{
621
 
    int i, j;
622
 
    OMAPSPIBusState *bs;
623
 
    OMAPSPIState *s = OMAP_MCSPI(sbd);
624
 
 
625
 
    s->buscount = (s->mpu_model < omap3430) ? 2 : 4;
626
 
    s->bus = g_new0(OMAPSPIBusState, s->buscount);
627
 
    for (i = 0; i < s->buscount; i++) {
628
 
        bs = &s->bus[i];
629
 
        if (s->mpu_model < omap3430) {
630
 
            bs->revision = SPI_REV_OMAP2420;
631
 
            bs->chnum = i ? 2 : 4;
632
 
        } else {
633
 
            bs->revision = SPI_REV_OMAP3430;
634
 
            bs->chnum = (i > 2) ? 1 : (i ? 2 : 4);
635
 
        }
636
 
        sysbus_init_irq(sbd, &bs->irq);
637
 
        bs->bus = spi_init_bus(DEVICE(sbd), NULL, bs->chnum);
638
 
        bs->ch = g_new0(struct omap_mcspi_ch_s, bs->chnum);
639
 
        for (j = 0; j < bs->chnum; j++) {
640
 
            sysbus_init_irq(sbd, &bs->ch[j].txdrq);
641
 
            sysbus_init_irq(sbd, &bs->ch[j].rxdrq);
642
 
        }
643
 
        memory_region_init_io(&bs->iomem, NULL,
644
 
                              &omap_mcspi_ops, bs, "omap.mcspi",
645
 
                              0x1000);
646
 
        sysbus_init_mmio(sbd, &bs->iomem);
647
 
    }
648
 
    return 0;
649
 
}
650
 
 
651
 
SPIBus *omap_mcspi_bus(DeviceState *qdev, int bus_number)
652
 
{
653
 
    OMAPSPIState *s = OMAP_MCSPI(qdev);
654
 
 
655
 
    if (bus_number < s->buscount) {
656
 
        return s->bus[bus_number].bus;
657
 
    }
658
 
    hw_error("%s: invalid bus number %d\n", __FUNCTION__, bus_number);
659
 
}
660
 
 
661
 
static Property omap_mcspi_properties[] = {
662
 
    DEFINE_PROP_INT32("mpu_model", OMAPSPIState, mpu_model, 0),
663
 
    DEFINE_PROP_END_OF_LIST()
664
 
};
665
 
 
666
 
static void omap_mcspi_class_init(ObjectClass *klass, void *data)
667
 
{
668
 
    DeviceClass *dc = DEVICE_CLASS(klass);
669
 
    SysBusDeviceClass *k = SYS_BUS_DEVICE_CLASS(klass);
670
 
    k->init = omap_mcspi_init;
671
 
    dc->props = omap_mcspi_properties;
672
 
    dc->reset = omap_mcspi_reset;
673
 
}
674
 
 
675
 
static TypeInfo omap_mcspi_info = {
676
 
    .name = TYPE_OMAP_MCSPI,
677
 
    .parent = TYPE_SYS_BUS_DEVICE,
678
 
    .instance_size = sizeof(OMAPSPIState),
679
 
    .class_init = omap_mcspi_class_init,
680
 
};
681
 
 
682
 
static void omap_mcspi_register_types(void)
683
 
{
684
 
    type_register_static(&omap_mcspi_info);
685
 
}
686
 
 
687
 
type_init(omap_mcspi_register_types)