← Back to branch summary

~ubuntu-branches/ubuntu/trusty/qemu/trusty

« back to all changes in this revision

Viewing changes to .pc/arm-virt/0004-target-arm-implement-the-generic-timer/target-arm/cpu.c

  • Committer: Package Import Robot
  • Author(s): Serge Hallyn
  • Date: 2013-10-22 22:47:07 UTC
  • mfrom: (1.8.3) (10.1.42 sid)
  • Revision ID: package-import@ubuntu.com-20131022224707-1lya34fw3k3f24tv
Tags: 1.6.0+dfsg-2ubuntu1
http://bugs.debian.org/709241
* Merge 1.6.0~rc0+dfsg-2exp from debian experimental.  Remaining changes:
  - debian/control
    * update maintainer
    * remove libiscsi, usb-redir, vde, vnc-jpeg, and libssh2-1-dev
      from build-deps
    * enable rbd
    * add qemu-system and qemu-common B/R to qemu-keymaps
    * add D:udev, R:qemu, R:qemu-common and B:qemu-common to
      qemu-system-common
    * qemu-system-arm, qemu-system-ppc, qemu-system-sparc:
      - add qemu-kvm to Provides
      - add qemu-common, qemu-kvm, kvm to B/R
      - remove openbios-sparc from qemu-system-sparc D
      - drop openbios-ppc and openhackware Depends to Suggests (for now)
    * qemu-system-x86:
      - add qemu-common to Breaks/Replaces.
      - add cpu-checker to Recommends.
    * qemu-user: add B/R:qemu-kvm
    * qemu-kvm:
      - add armhf armel powerpc sparc to Architecture
      - C/R/P: qemu-kvm-spice
    * add qemu-common package
    * drop qemu-slof which is not packaged in ubuntu
  - add qemu-system-common.links for tap ifup/down scripts and OVMF link.
  - qemu-system-x86.links:
    * remove pxe rom links which are in kvm-ipxe
    * add symlink for kvm.1 manpage
  - debian/rules
    * add kvm-spice symlink to qemu-kvm
    * call dh_installmodules for qemu-system-x86
    * update dh_installinit to install upstart script
    * run dh_installman (Closes: #709241) (cherrypicked from 1.5.0+dfsg-2)
  - Add qemu-utils.links for kvm-* symlinks.
  - Add qemu-system-x86.qemu-kvm.upstart and .default
  - Add qemu-system-x86.modprobe to set nesting=1
  - Add qemu-system-common.preinst to add kvm group
  - qemu-system-common.postinst: remove bad group acl if there, then have
    udev relabel /dev/kvm.
  - New linaro patches from qemu-linaro rebasing branch
  - Dropped patches:
    * xen-simplify-xen_enabled.patch
    * sparc-linux-user-fix-missing-symbols-in-.rel-.rela.plt-sections.patch
    * main_loop-do-not-set-nonblocking-if-xen_enabled.patch
    * xen_machine_pv-do-not-create-a-dummy-CPU-in-machine-.patch
    * virtio-rng-fix-crash
  - Kept patches:
    * expose_vms_qemu64cpu.patch - updated
    * linaro arm patches from qemu-linaro rebasing branch
  - New patches:
    * fix-pci-add: change CONFIG variable in ifdef to make sure that
      pci_add is defined.
* Add linaro patches
* Add experimental mach-virt patches for arm virtualization.
* qemu-system-common.install: add debian/tmp/usr/lib to install the
  qemu-bridge-helper

Show diffs side-by-side

added added

removed removed

Lines of Context:
.pc/arm-virt/0004-target-arm-implement-the-generic-timer/target-arm/cpu.c
 
1
/*
 
2
 * QEMU ARM CPU
 
3
 *
 
4
 * Copyright (c) 2012 SUSE LINUX Products GmbH
 
5
 *
 
6
 * This program is free software; you can redistribute it and/or
 
7
 * modify it under the terms of the GNU General Public License
 
8
 * as published by the Free Software Foundation; either version 2
 
9
 * of the License, or (at your option) any later version.
 
10
 *
 
11
 * This program is distributed in the hope that it will be useful,
 
12
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 
13
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 
14
 * GNU General Public License for more details.
 
15
 *
 
16
 * You should have received a copy of the GNU General Public License
 
17
 * along with this program; if not, see
 
18
 * <http://www.gnu.org/licenses/gpl-2.0.html>
 
19
 */
 
20
 
 
21
#include "cpu.h"
 
22
#include "qemu-common.h"
 
23
#if !defined(CONFIG_USER_ONLY)
 
24
#include "hw/loader.h"
 
25
#endif
 
26
#include "sysemu/sysemu.h"
 
27
 
 
28
static void arm_cpu_set_pc(CPUState *cs, vaddr value)
 
29
{
 
30
    ARMCPU *cpu = ARM_CPU(cs);
 
31
 
 
32
    cpu->env.regs[15] = value;
 
33
}
 
34
 
 
35
static void cp_reg_reset(gpointer key, gpointer value, gpointer opaque)
 
36
{
 
37
    /* Reset a single ARMCPRegInfo register */
 
38
    ARMCPRegInfo *ri = value;
 
39
    ARMCPU *cpu = opaque;
 
40
 
 
41
    if (ri->type & ARM_CP_SPECIAL) {
 
42
        return;
 
43
    }
 
44
 
 
45
    if (ri->resetfn) {
 
46
        ri->resetfn(&cpu->env, ri);
 
47
        return;
 
48
    }
 
49
 
 
50
    /* A zero offset is never possible as it would be regs[0]
 
51
     * so we use it to indicate that reset is being handled elsewhere.
 
52
     * This is basically only used for fields in non-core coprocessors
 
53
     * (like the pxa2xx ones).
 
54
     */
 
55
    if (!ri->fieldoffset) {
 
56
        return;
 
57
    }
 
58
 
 
59
    if (ri->type & ARM_CP_64BIT) {
 
60
        CPREG_FIELD64(&cpu->env, ri) = ri->resetvalue;
 
61
    } else {
 
62
        CPREG_FIELD32(&cpu->env, ri) = ri->resetvalue;
 
63
    }
 
64
}
 
65
 
 
66
/* CPUClass::reset() */
 
67
static void arm_cpu_reset(CPUState *s)
 
68
{
 
69
    ARMCPU *cpu = ARM_CPU(s);
 
70
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(cpu);
 
71
    CPUARMState *env = &cpu->env;
 
72
 
 
73
    acc->parent_reset(s);
 
74
 
 
75
    memset(env, 0, offsetof(CPUARMState, breakpoints));
 
76
    g_hash_table_foreach(cpu->cp_regs, cp_reg_reset, cpu);
 
77
    env->vfp.xregs[ARM_VFP_FPSID] = cpu->reset_fpsid;
 
78
    env->vfp.xregs[ARM_VFP_MVFR0] = cpu->mvfr0;
 
79
    env->vfp.xregs[ARM_VFP_MVFR1] = cpu->mvfr1;
 
80
 
 
81
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
 
82
        env->iwmmxt.cregs[ARM_IWMMXT_wCID] = 0x69051000 | 'Q';
 
83
    }
 
84
 
 
85
#if defined(CONFIG_USER_ONLY)
 
86
    env->uncached_cpsr = ARM_CPU_MODE_USR;
 
87
    /* For user mode we must enable access to coprocessors */
 
88
    env->vfp.xregs[ARM_VFP_FPEXC] = 1 << 30;
 
89
    if (arm_feature(env, ARM_FEATURE_IWMMXT)) {
 
90
        env->cp15.c15_cpar = 3;
 
91
    } else if (arm_feature(env, ARM_FEATURE_XSCALE)) {
 
92
        env->cp15.c15_cpar = 1;
 
93
    }
 
94
#else
 
95
    /* SVC mode with interrupts disabled.  */
 
96
    env->uncached_cpsr = ARM_CPU_MODE_SVC | CPSR_A | CPSR_F | CPSR_I;
 
97
    /* On ARMv7-M the CPSR_I is the value of the PRIMASK register, and is
 
98
       clear at reset.  Initial SP and PC are loaded from ROM.  */
 
99
    if (IS_M(env)) {
 
100
        uint32_t pc;
 
101
        uint8_t *rom;
 
102
        env->uncached_cpsr &= ~CPSR_I;
 
103
        rom = rom_ptr(0);
 
104
        if (rom) {
 
105
            /* We should really use ldl_phys here, in case the guest
 
106
               modified flash and reset itself.  However images
 
107
               loaded via -kernel have not been copied yet, so load the
 
108
               values directly from there.  */
 
109
            env->regs[13] = ldl_p(rom);
 
110
            pc = ldl_p(rom + 4);
 
111
            env->thumb = pc & 1;
 
112
            env->regs[15] = pc & ~1;
 
113
        }
 
114
    }
 
115
    env->vfp.xregs[ARM_VFP_FPEXC] = 0;
 
116
#endif
 
117
    set_flush_to_zero(1, &env->vfp.standard_fp_status);
 
118
    set_flush_inputs_to_zero(1, &env->vfp.standard_fp_status);
 
119
    set_default_nan_mode(1, &env->vfp.standard_fp_status);
 
120
    set_float_detect_tininess(float_tininess_before_rounding,
 
121
                              &env->vfp.fp_status);
 
122
    set_float_detect_tininess(float_tininess_before_rounding,
 
123
                              &env->vfp.standard_fp_status);
 
124
    tlb_flush(env, 1);
 
125
    /* Reset is a state change for some CPUARMState fields which we
 
126
     * bake assumptions about into translated code, so we need to
 
127
     * tb_flush().
 
128
     */
 
129
    tb_flush(env);
 
130
}
 
131
 
 
132
static inline void set_feature(CPUARMState *env, int feature)
 
133
{
 
134
    env->features |= 1ULL << feature;
 
135
}
 
136
 
 
137
static void arm_cpu_initfn(Object *obj)
 
138
{
 
139
    CPUState *cs = CPU(obj);
 
140
    ARMCPU *cpu = ARM_CPU(obj);
 
141
    static bool inited;
 
142
 
 
143
    cs->env_ptr = &cpu->env;
 
144
    cpu_exec_init(&cpu->env);
 
145
    cpu->cp_regs = g_hash_table_new_full(g_int_hash, g_int_equal,
 
146
                                         g_free, g_free);
 
147
 
 
148
    if (tcg_enabled() && !inited) {
 
149
        inited = true;
 
150
        arm_translate_init();
 
151
    }
 
152
}
 
153
 
 
154
static void arm_cpu_finalizefn(Object *obj)
 
155
{
 
156
    ARMCPU *cpu = ARM_CPU(obj);
 
157
    g_hash_table_destroy(cpu->cp_regs);
 
158
}
 
159
 
 
160
static void arm_cpu_realizefn(DeviceState *dev, Error **errp)
 
161
{
 
162
    CPUState *cs = CPU(dev);
 
163
    ARMCPU *cpu = ARM_CPU(dev);
 
164
    ARMCPUClass *acc = ARM_CPU_GET_CLASS(dev);
 
165
    CPUARMState *env = &cpu->env;
 
166
 
 
167
    /* Some features automatically imply others: */
 
168
    if (arm_feature(env, ARM_FEATURE_V8)) {
 
169
        set_feature(env, ARM_FEATURE_V7);
 
170
        set_feature(env, ARM_FEATURE_ARM_DIV);
 
171
        set_feature(env, ARM_FEATURE_LPAE);
 
172
    }
 
173
    if (arm_feature(env, ARM_FEATURE_V7)) {
 
174
        set_feature(env, ARM_FEATURE_VAPA);
 
175
        set_feature(env, ARM_FEATURE_THUMB2);
 
176
        set_feature(env, ARM_FEATURE_MPIDR);
 
177
        if (!arm_feature(env, ARM_FEATURE_M)) {
 
178
            set_feature(env, ARM_FEATURE_V6K);
 
179
        } else {
 
180
            set_feature(env, ARM_FEATURE_V6);
 
181
        }
 
182
    }
 
183
    if (arm_feature(env, ARM_FEATURE_V6K)) {
 
184
        set_feature(env, ARM_FEATURE_V6);
 
185
        set_feature(env, ARM_FEATURE_MVFR);
 
186
    }
 
187
    if (arm_feature(env, ARM_FEATURE_V6)) {
 
188
        set_feature(env, ARM_FEATURE_V5);
 
189
        if (!arm_feature(env, ARM_FEATURE_M)) {
 
190
            set_feature(env, ARM_FEATURE_AUXCR);
 
191
        }
 
192
    }
 
193
    if (arm_feature(env, ARM_FEATURE_V5)) {
 
194
        set_feature(env, ARM_FEATURE_V4T);
 
195
    }
 
196
    if (arm_feature(env, ARM_FEATURE_M)) {
 
197
        set_feature(env, ARM_FEATURE_THUMB_DIV);
 
198
    }
 
199
    if (arm_feature(env, ARM_FEATURE_ARM_DIV)) {
 
200
        set_feature(env, ARM_FEATURE_THUMB_DIV);
 
201
    }
 
202
    if (arm_feature(env, ARM_FEATURE_VFP4)) {
 
203
        set_feature(env, ARM_FEATURE_VFP3);
 
204
    }
 
205
    if (arm_feature(env, ARM_FEATURE_VFP3)) {
 
206
        set_feature(env, ARM_FEATURE_VFP);
 
207
    }
 
208
    if (arm_feature(env, ARM_FEATURE_LPAE)) {
 
209
        set_feature(env, ARM_FEATURE_V7MP);
 
210
        set_feature(env, ARM_FEATURE_PXN);
 
211
    }
 
212
 
 
213
    register_cp_regs_for_features(cpu);
 
214
    arm_cpu_register_gdb_regs_for_features(cpu);
 
215
 
 
216
    init_cpreg_list(cpu);
 
217
 
 
218
    cpu_reset(cs);
 
219
    qemu_init_vcpu(cs);
 
220
 
 
221
    acc->parent_realize(dev, errp);
 
222
}
 
223
 
 
224
/* CPU models */
 
225
 
 
226
static ObjectClass *arm_cpu_class_by_name(const char *cpu_model)
 
227
{
 
228
    ObjectClass *oc;
 
229
    char *typename;
 
230
 
 
231
    if (!cpu_model) {
 
232
        return NULL;
 
233
    }
 
234
 
 
235
    typename = g_strdup_printf("%s-" TYPE_ARM_CPU, cpu_model);
 
236
    oc = object_class_by_name(typename);
 
237
    g_free(typename);
 
238
    if (!oc || !object_class_dynamic_cast(oc, TYPE_ARM_CPU) ||
 
239
        object_class_is_abstract(oc)) {
 
240
        return NULL;
 
241
    }
 
242
    return oc;
 
243
}
 
244
 
 
245
static void arm926_initfn(Object *obj)
 
246
{
 
247
    ARMCPU *cpu = ARM_CPU(obj);
 
248
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
249
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
250
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
251
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
 
252
    cpu->midr = 0x41069265;
 
253
    cpu->reset_fpsid = 0x41011090;
 
254
    cpu->ctr = 0x1dd20d2;
 
255
    cpu->reset_sctlr = 0x00090078;
 
256
}
 
257
 
 
258
static void arm946_initfn(Object *obj)
 
259
{
 
260
    ARMCPU *cpu = ARM_CPU(obj);
 
261
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
262
    set_feature(&cpu->env, ARM_FEATURE_MPU);
 
263
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
264
    cpu->midr = 0x41059461;
 
265
    cpu->ctr = 0x0f004006;
 
266
    cpu->reset_sctlr = 0x00000078;
 
267
}
 
268
 
 
269
static void arm1026_initfn(Object *obj)
 
270
{
 
271
    ARMCPU *cpu = ARM_CPU(obj);
 
272
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
273
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
274
    set_feature(&cpu->env, ARM_FEATURE_AUXCR);
 
275
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
276
    set_feature(&cpu->env, ARM_FEATURE_CACHE_TEST_CLEAN);
 
277
    cpu->midr = 0x4106a262;
 
278
    cpu->reset_fpsid = 0x410110a0;
 
279
    cpu->ctr = 0x1dd20d2;
 
280
    cpu->reset_sctlr = 0x00090078;
 
281
    cpu->reset_auxcr = 1;
 
282
    {
 
283
        /* The 1026 had an IFAR at c6,c0,0,1 rather than the ARMv6 c6,c0,0,2 */
 
284
        ARMCPRegInfo ifar = {
 
285
            .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 
286
            .access = PL1_RW,
 
287
            .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
 
288
            .resetvalue = 0
 
289
        };
 
290
        define_one_arm_cp_reg(cpu, &ifar);
 
291
    }
 
292
}
 
293
 
 
294
static void arm1136_r2_initfn(Object *obj)
 
295
{
 
296
    ARMCPU *cpu = ARM_CPU(obj);
 
297
    /* What qemu calls "arm1136_r2" is actually the 1136 r0p2, ie an
 
298
     * older core than plain "arm1136". In particular this does not
 
299
     * have the v6K features.
 
300
     * These ID register values are correct for 1136 but may be wrong
 
301
     * for 1136_r2 (in particular r0p2 does not actually implement most
 
302
     * of the ID registers).
 
303
     */
 
304
    set_feature(&cpu->env, ARM_FEATURE_V6);
 
305
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
306
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
307
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
308
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
309
    cpu->midr = 0x4107b362;
 
310
    cpu->reset_fpsid = 0x410120b4;
 
311
    cpu->mvfr0 = 0x11111111;
 
312
    cpu->mvfr1 = 0x00000000;
 
313
    cpu->ctr = 0x1dd20d2;
 
314
    cpu->reset_sctlr = 0x00050078;
 
315
    cpu->id_pfr0 = 0x111;
 
316
    cpu->id_pfr1 = 0x1;
 
317
    cpu->id_dfr0 = 0x2;
 
318
    cpu->id_afr0 = 0x3;
 
319
    cpu->id_mmfr0 = 0x01130003;
 
320
    cpu->id_mmfr1 = 0x10030302;
 
321
    cpu->id_mmfr2 = 0x01222110;
 
322
    cpu->id_isar0 = 0x00140011;
 
323
    cpu->id_isar1 = 0x12002111;
 
324
    cpu->id_isar2 = 0x11231111;
 
325
    cpu->id_isar3 = 0x01102131;
 
326
    cpu->id_isar4 = 0x141;
 
327
    cpu->reset_auxcr = 7;
 
328
}
 
329
 
 
330
static void arm1136_initfn(Object *obj)
 
331
{
 
332
    ARMCPU *cpu = ARM_CPU(obj);
 
333
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
334
    set_feature(&cpu->env, ARM_FEATURE_V6);
 
335
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
336
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
337
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
338
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
339
    cpu->midr = 0x4117b363;
 
340
    cpu->reset_fpsid = 0x410120b4;
 
341
    cpu->mvfr0 = 0x11111111;
 
342
    cpu->mvfr1 = 0x00000000;
 
343
    cpu->ctr = 0x1dd20d2;
 
344
    cpu->reset_sctlr = 0x00050078;
 
345
    cpu->id_pfr0 = 0x111;
 
346
    cpu->id_pfr1 = 0x1;
 
347
    cpu->id_dfr0 = 0x2;
 
348
    cpu->id_afr0 = 0x3;
 
349
    cpu->id_mmfr0 = 0x01130003;
 
350
    cpu->id_mmfr1 = 0x10030302;
 
351
    cpu->id_mmfr2 = 0x01222110;
 
352
    cpu->id_isar0 = 0x00140011;
 
353
    cpu->id_isar1 = 0x12002111;
 
354
    cpu->id_isar2 = 0x11231111;
 
355
    cpu->id_isar3 = 0x01102131;
 
356
    cpu->id_isar4 = 0x141;
 
357
    cpu->reset_auxcr = 7;
 
358
}
 
359
 
 
360
static void arm1176_initfn(Object *obj)
 
361
{
 
362
    ARMCPU *cpu = ARM_CPU(obj);
 
363
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
364
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
365
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
 
366
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
367
    set_feature(&cpu->env, ARM_FEATURE_CACHE_DIRTY_REG);
 
368
    set_feature(&cpu->env, ARM_FEATURE_CACHE_BLOCK_OPS);
 
369
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
370
    cpu->midr = 0x410fb767;
 
371
    cpu->reset_fpsid = 0x410120b5;
 
372
    cpu->mvfr0 = 0x11111111;
 
373
    cpu->mvfr1 = 0x00000000;
 
374
    cpu->ctr = 0x1dd20d2;
 
375
    cpu->reset_sctlr = 0x00050078;
 
376
    cpu->id_pfr0 = 0x111;
 
377
    cpu->id_pfr1 = 0x11;
 
378
    cpu->id_dfr0 = 0x33;
 
379
    cpu->id_afr0 = 0;
 
380
    cpu->id_mmfr0 = 0x01130003;
 
381
    cpu->id_mmfr1 = 0x10030302;
 
382
    cpu->id_mmfr2 = 0x01222100;
 
383
    cpu->id_isar0 = 0x0140011;
 
384
    cpu->id_isar1 = 0x12002111;
 
385
    cpu->id_isar2 = 0x11231121;
 
386
    cpu->id_isar3 = 0x01102131;
 
387
    cpu->id_isar4 = 0x01141;
 
388
    cpu->reset_auxcr = 7;
 
389
}
 
390
 
 
391
static void arm11mpcore_initfn(Object *obj)
 
392
{
 
393
    ARMCPU *cpu = ARM_CPU(obj);
 
394
    set_feature(&cpu->env, ARM_FEATURE_V6K);
 
395
    set_feature(&cpu->env, ARM_FEATURE_VFP);
 
396
    set_feature(&cpu->env, ARM_FEATURE_VAPA);
 
397
    set_feature(&cpu->env, ARM_FEATURE_MPIDR);
 
398
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
399
    cpu->midr = 0x410fb022;
 
400
    cpu->reset_fpsid = 0x410120b4;
 
401
    cpu->mvfr0 = 0x11111111;
 
402
    cpu->mvfr1 = 0x00000000;
 
403
    cpu->ctr = 0x1d192992; /* 32K icache 32K dcache */
 
404
    cpu->id_pfr0 = 0x111;
 
405
    cpu->id_pfr1 = 0x1;
 
406
    cpu->id_dfr0 = 0;
 
407
    cpu->id_afr0 = 0x2;
 
408
    cpu->id_mmfr0 = 0x01100103;
 
409
    cpu->id_mmfr1 = 0x10020302;
 
410
    cpu->id_mmfr2 = 0x01222000;
 
411
    cpu->id_isar0 = 0x00100011;
 
412
    cpu->id_isar1 = 0x12002111;
 
413
    cpu->id_isar2 = 0x11221011;
 
414
    cpu->id_isar3 = 0x01102131;
 
415
    cpu->id_isar4 = 0x141;
 
416
    cpu->reset_auxcr = 1;
 
417
}
 
418
 
 
419
static void cortex_m3_initfn(Object *obj)
 
420
{
 
421
    ARMCPU *cpu = ARM_CPU(obj);
 
422
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
423
    set_feature(&cpu->env, ARM_FEATURE_M);
 
424
    cpu->midr = 0x410fc231;
 
425
}
 
426
 
 
427
static void arm_v7m_class_init(ObjectClass *oc, void *data)
 
428
{
 
429
#ifndef CONFIG_USER_ONLY
 
430
    CPUClass *cc = CPU_CLASS(oc);
 
431
 
 
432
    cc->do_interrupt = arm_v7m_cpu_do_interrupt;
 
433
#endif
 
434
}
 
435
 
 
436
static const ARMCPRegInfo cortexa8_cp_reginfo[] = {
 
437
    { .name = "L2LOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 0,
 
438
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
439
    { .name = "L2AUXCR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
 
440
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
441
    REGINFO_SENTINEL
 
442
};
 
443
 
 
444
static void cortex_a8_initfn(Object *obj)
 
445
{
 
446
    ARMCPU *cpu = ARM_CPU(obj);
 
447
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
448
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
449
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
450
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
451
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
452
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
453
    cpu->midr = 0x410fc080;
 
454
    cpu->reset_fpsid = 0x410330c0;
 
455
    cpu->mvfr0 = 0x11110222;
 
456
    cpu->mvfr1 = 0x00011100;
 
457
    cpu->ctr = 0x82048004;
 
458
    cpu->reset_sctlr = 0x00c50078;
 
459
    cpu->id_pfr0 = 0x1031;
 
460
    cpu->id_pfr1 = 0x11;
 
461
    cpu->id_dfr0 = 0x400;
 
462
    cpu->id_afr0 = 0;
 
463
    cpu->id_mmfr0 = 0x31100003;
 
464
    cpu->id_mmfr1 = 0x20000000;
 
465
    cpu->id_mmfr2 = 0x01202000;
 
466
    cpu->id_mmfr3 = 0x11;
 
467
    cpu->id_isar0 = 0x00101111;
 
468
    cpu->id_isar1 = 0x12112111;
 
469
    cpu->id_isar2 = 0x21232031;
 
470
    cpu->id_isar3 = 0x11112131;
 
471
    cpu->id_isar4 = 0x00111142;
 
472
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
 
473
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
 
474
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
 
475
    cpu->ccsidr[2] = 0xf0000000; /* No L2 icache. */
 
476
    cpu->reset_auxcr = 2;
 
477
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
 
478
}
 
479
 
 
480
static void cortex_a8_r2_initfn(Object *obj)
 
481
{
 
482
    /* TODO:
 
483
     * 1. do we really need this?
 
484
     * 2. are these register values all correct? mostly same as A8 currently
 
485
     */
 
486
    ARMCPU *cpu = ARM_CPU(obj);
 
487
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
488
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
489
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
490
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
491
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
492
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
493
    cpu->midr = 0x410fc083;
 
494
    cpu->reset_fpsid = 0x410330c2;
 
495
    cpu->mvfr0 = 0x11110222;
 
496
    cpu->mvfr1 = 0x00011111;
 
497
    cpu->ctr = 0x82048004;
 
498
    cpu->reset_sctlr = 0x00c50078;
 
499
    cpu->id_pfr0 = 0x1031;
 
500
    cpu->id_pfr1 = 0x11;
 
501
    cpu->id_dfr0 = 0x400;
 
502
    cpu->id_afr0 = 0;
 
503
    cpu->id_mmfr0 = 0x31100003;
 
504
    cpu->id_mmfr1 = 0x20000000;
 
505
    cpu->id_mmfr2 = 0x01202000;
 
506
    cpu->id_mmfr3 = 0x11;
 
507
    cpu->id_isar0 = 0x00101111;
 
508
    cpu->id_isar1 = 0x12112111;
 
509
    cpu->id_isar2 = 0x21232031;
 
510
    cpu->id_isar3 = 0x11112131;
 
511
    cpu->id_isar4 = 0x00111142;
 
512
    cpu->clidr = (1 << 27) | (2 << 24) | 3;
 
513
    cpu->ccsidr[0] = 0xe007e01a; /* 16k L1 dcache. */
 
514
    cpu->ccsidr[1] = 0x2007e01a; /* 16k L1 icache. */
 
515
    cpu->ccsidr[2] = 0xf03fe03a; /* 256k L2 cache. */
 
516
    cpu->reset_auxcr = 2;
 
517
    define_arm_cp_regs(cpu, cortexa8_cp_reginfo);
 
518
}
 
519
 
 
520
static const ARMCPRegInfo cortexa9_cp_reginfo[] = {
 
521
    /* power_control should be set to maximum latency. Again,
 
522
     * default to 0 and set by private hook
 
523
     */
 
524
    { .name = "A9_PWRCTL", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
 
525
      .access = PL1_RW, .resetvalue = 0,
 
526
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_control) },
 
527
    { .name = "A9_DIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 1,
 
528
      .access = PL1_RW, .resetvalue = 0,
 
529
      .fieldoffset = offsetof(CPUARMState, cp15.c15_diagnostic) },
 
530
    { .name = "A9_PWRDIAG", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 2,
 
531
      .access = PL1_RW, .resetvalue = 0,
 
532
      .fieldoffset = offsetof(CPUARMState, cp15.c15_power_diagnostic) },
 
533
    { .name = "NEONBUSY", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
 
534
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
535
    /* TLB lockdown control */
 
536
    { .name = "TLB_LOCKR", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 2,
 
537
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
 
538
    { .name = "TLB_LOCKW", .cp = 15, .crn = 15, .crm = 4, .opc1 = 5, .opc2 = 4,
 
539
      .access = PL1_W, .resetvalue = 0, .type = ARM_CP_NOP },
 
540
    { .name = "TLB_VA", .cp = 15, .crn = 15, .crm = 5, .opc1 = 5, .opc2 = 2,
 
541
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
542
    { .name = "TLB_PA", .cp = 15, .crn = 15, .crm = 6, .opc1 = 5, .opc2 = 2,
 
543
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
544
    { .name = "TLB_ATTR", .cp = 15, .crn = 15, .crm = 7, .opc1 = 5, .opc2 = 2,
 
545
      .access = PL1_RW, .resetvalue = 0, .type = ARM_CP_CONST },
 
546
    REGINFO_SENTINEL
 
547
};
 
548
 
 
549
static void cortex_a9_initfn(Object *obj)
 
550
{
 
551
    ARMCPU *cpu = ARM_CPU(obj);
 
552
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
553
    set_feature(&cpu->env, ARM_FEATURE_VFP3);
 
554
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
555
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
556
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
557
    /* Note that A9 supports the MP extensions even for
 
558
     * A9UP and single-core A9MP (which are both different
 
559
     * and valid configurations; we don't model A9UP).
 
560
     */
 
561
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
 
562
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
563
    cpu->midr = 0x410fc090;
 
564
    cpu->reset_fpsid = 0x41033090;
 
565
    cpu->mvfr0 = 0x11110222;
 
566
    cpu->mvfr1 = 0x01111111;
 
567
    cpu->ctr = 0x80038003;
 
568
    cpu->reset_sctlr = 0x00c50078;
 
569
    cpu->id_pfr0 = 0x1031;
 
570
    cpu->id_pfr1 = 0x11;
 
571
    cpu->id_dfr0 = 0x000;
 
572
    cpu->id_afr0 = 0;
 
573
    cpu->id_mmfr0 = 0x00100103;
 
574
    cpu->id_mmfr1 = 0x20000000;
 
575
    cpu->id_mmfr2 = 0x01230000;
 
576
    cpu->id_mmfr3 = 0x00002111;
 
577
    cpu->id_isar0 = 0x00101111;
 
578
    cpu->id_isar1 = 0x13112111;
 
579
    cpu->id_isar2 = 0x21232041;
 
580
    cpu->id_isar3 = 0x11112131;
 
581
    cpu->id_isar4 = 0x00111142;
 
582
    cpu->clidr = (1 << 27) | (1 << 24) | 3;
 
583
    cpu->ccsidr[0] = 0xe00fe015; /* 16k L1 dcache. */
 
584
    cpu->ccsidr[1] = 0x200fe015; /* 16k L1 icache. */
 
585
    {
 
586
        ARMCPRegInfo cbar = {
 
587
            .name = "CBAR", .cp = 15, .crn = 15,  .crm = 0, .opc1 = 4,
 
588
            .opc2 = 0, .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
 
589
            .fieldoffset = offsetof(CPUARMState, cp15.c15_config_base_address)
 
590
        };
 
591
        define_one_arm_cp_reg(cpu, &cbar);
 
592
        define_arm_cp_regs(cpu, cortexa9_cp_reginfo);
 
593
    }
 
594
}
 
595
 
 
596
#ifndef CONFIG_USER_ONLY
 
597
static int a15_l2ctlr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 
598
                           uint64_t *value)
 
599
{
 
600
    /* Linux wants the number of processors from here.
 
601
     * Might as well set the interrupt-controller bit too.
 
602
     */
 
603
    *value = ((smp_cpus - 1) << 24) | (1 << 23);
 
604
    return 0;
 
605
}
 
606
#endif
 
607
 
 
608
static const ARMCPRegInfo cortexa15_cp_reginfo[] = {
 
609
#ifndef CONFIG_USER_ONLY
 
610
    { .name = "L2CTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 2,
 
611
      .access = PL1_RW, .resetvalue = 0, .readfn = a15_l2ctlr_read,
 
612
      .writefn = arm_cp_write_ignore, },
 
613
#endif
 
614
    { .name = "L2ECTLR", .cp = 15, .crn = 9, .crm = 0, .opc1 = 1, .opc2 = 3,
 
615
      .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 
616
    REGINFO_SENTINEL
 
617
};
 
618
 
 
619
static void cortex_a15_initfn(Object *obj)
 
620
{
 
621
    ARMCPU *cpu = ARM_CPU(obj);
 
622
    set_feature(&cpu->env, ARM_FEATURE_V7);
 
623
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
 
624
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
625
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
626
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
627
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
 
628
    set_feature(&cpu->env, ARM_FEATURE_GENERIC_TIMER);
 
629
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
630
    set_feature(&cpu->env, ARM_FEATURE_LPAE);
 
631
    set_feature(&cpu->env, ARM_FEATURE_TRUSTZONE);
 
632
    cpu->midr = 0x412fc0f1;
 
633
    cpu->reset_fpsid = 0x410430f0;
 
634
    cpu->mvfr0 = 0x10110222;
 
635
    cpu->mvfr1 = 0x11111111;
 
636
    cpu->ctr = 0x8444c004;
 
637
    cpu->reset_sctlr = 0x00c50078;
 
638
    cpu->id_pfr0 = 0x00001131;
 
639
    cpu->id_pfr1 = 0x00011011;
 
640
    cpu->id_dfr0 = 0x02010555;
 
641
    cpu->id_afr0 = 0x00000000;
 
642
    cpu->id_mmfr0 = 0x10201105;
 
643
    cpu->id_mmfr1 = 0x20000000;
 
644
    cpu->id_mmfr2 = 0x01240000;
 
645
    cpu->id_mmfr3 = 0x02102211;
 
646
    cpu->id_isar0 = 0x02101110;
 
647
    cpu->id_isar1 = 0x13112111;
 
648
    cpu->id_isar2 = 0x21232041;
 
649
    cpu->id_isar3 = 0x11112131;
 
650
    cpu->id_isar4 = 0x10011142;
 
651
    cpu->clidr = 0x0a200023;
 
652
    cpu->ccsidr[0] = 0x701fe00a; /* 32K L1 dcache */
 
653
    cpu->ccsidr[1] = 0x201fe00a; /* 32K L1 icache */
 
654
    cpu->ccsidr[2] = 0x711fe07a; /* 4096K L2 unified cache */
 
655
    define_arm_cp_regs(cpu, cortexa15_cp_reginfo);
 
656
}
 
657
 
 
658
static void ti925t_initfn(Object *obj)
 
659
{
 
660
    ARMCPU *cpu = ARM_CPU(obj);
 
661
    set_feature(&cpu->env, ARM_FEATURE_V4T);
 
662
    set_feature(&cpu->env, ARM_FEATURE_OMAPCP);
 
663
    cpu->midr = ARM_CPUID_TI925T;
 
664
    cpu->ctr = 0x5109149;
 
665
    cpu->reset_sctlr = 0x00000070;
 
666
}
 
667
 
 
668
static void sa1100_initfn(Object *obj)
 
669
{
 
670
    ARMCPU *cpu = ARM_CPU(obj);
 
671
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
 
672
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
673
    cpu->midr = 0x4401A11B;
 
674
    cpu->reset_sctlr = 0x00000070;
 
675
}
 
676
 
 
677
static void sa1110_initfn(Object *obj)
 
678
{
 
679
    ARMCPU *cpu = ARM_CPU(obj);
 
680
    set_feature(&cpu->env, ARM_FEATURE_STRONGARM);
 
681
    set_feature(&cpu->env, ARM_FEATURE_DUMMY_C15_REGS);
 
682
    cpu->midr = 0x6901B119;
 
683
    cpu->reset_sctlr = 0x00000070;
 
684
}
 
685
 
 
686
static void pxa250_initfn(Object *obj)
 
687
{
 
688
    ARMCPU *cpu = ARM_CPU(obj);
 
689
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
690
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
691
    cpu->midr = 0x69052100;
 
692
    cpu->ctr = 0xd172172;
 
693
    cpu->reset_sctlr = 0x00000078;
 
694
}
 
695
 
 
696
static void pxa255_initfn(Object *obj)
 
697
{
 
698
    ARMCPU *cpu = ARM_CPU(obj);
 
699
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
700
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
701
    cpu->midr = 0x69052d00;
 
702
    cpu->ctr = 0xd172172;
 
703
    cpu->reset_sctlr = 0x00000078;
 
704
}
 
705
 
 
706
static void pxa260_initfn(Object *obj)
 
707
{
 
708
    ARMCPU *cpu = ARM_CPU(obj);
 
709
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
710
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
711
    cpu->midr = 0x69052903;
 
712
    cpu->ctr = 0xd172172;
 
713
    cpu->reset_sctlr = 0x00000078;
 
714
}
 
715
 
 
716
static void pxa261_initfn(Object *obj)
 
717
{
 
718
    ARMCPU *cpu = ARM_CPU(obj);
 
719
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
720
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
721
    cpu->midr = 0x69052d05;
 
722
    cpu->ctr = 0xd172172;
 
723
    cpu->reset_sctlr = 0x00000078;
 
724
}
 
725
 
 
726
static void pxa262_initfn(Object *obj)
 
727
{
 
728
    ARMCPU *cpu = ARM_CPU(obj);
 
729
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
730
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
731
    cpu->midr = 0x69052d06;
 
732
    cpu->ctr = 0xd172172;
 
733
    cpu->reset_sctlr = 0x00000078;
 
734
}
 
735
 
 
736
static void pxa270a0_initfn(Object *obj)
 
737
{
 
738
    ARMCPU *cpu = ARM_CPU(obj);
 
739
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
740
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
741
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
742
    cpu->midr = 0x69054110;
 
743
    cpu->ctr = 0xd172172;
 
744
    cpu->reset_sctlr = 0x00000078;
 
745
}
 
746
 
 
747
static void pxa270a1_initfn(Object *obj)
 
748
{
 
749
    ARMCPU *cpu = ARM_CPU(obj);
 
750
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
751
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
752
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
753
    cpu->midr = 0x69054111;
 
754
    cpu->ctr = 0xd172172;
 
755
    cpu->reset_sctlr = 0x00000078;
 
756
}
 
757
 
 
758
static void pxa270b0_initfn(Object *obj)
 
759
{
 
760
    ARMCPU *cpu = ARM_CPU(obj);
 
761
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
762
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
763
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
764
    cpu->midr = 0x69054112;
 
765
    cpu->ctr = 0xd172172;
 
766
    cpu->reset_sctlr = 0x00000078;
 
767
}
 
768
 
 
769
static void pxa270b1_initfn(Object *obj)
 
770
{
 
771
    ARMCPU *cpu = ARM_CPU(obj);
 
772
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
773
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
774
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
775
    cpu->midr = 0x69054113;
 
776
    cpu->ctr = 0xd172172;
 
777
    cpu->reset_sctlr = 0x00000078;
 
778
}
 
779
 
 
780
static void pxa270c0_initfn(Object *obj)
 
781
{
 
782
    ARMCPU *cpu = ARM_CPU(obj);
 
783
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
784
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
785
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
786
    cpu->midr = 0x69054114;
 
787
    cpu->ctr = 0xd172172;
 
788
    cpu->reset_sctlr = 0x00000078;
 
789
}
 
790
 
 
791
static void pxa270c5_initfn(Object *obj)
 
792
{
 
793
    ARMCPU *cpu = ARM_CPU(obj);
 
794
    set_feature(&cpu->env, ARM_FEATURE_V5);
 
795
    set_feature(&cpu->env, ARM_FEATURE_XSCALE);
 
796
    set_feature(&cpu->env, ARM_FEATURE_IWMMXT);
 
797
    cpu->midr = 0x69054117;
 
798
    cpu->ctr = 0xd172172;
 
799
    cpu->reset_sctlr = 0x00000078;
 
800
}
 
801
 
 
802
static void arm_any_initfn(Object *obj)
 
803
{
 
804
    ARMCPU *cpu = ARM_CPU(obj);
 
805
    set_feature(&cpu->env, ARM_FEATURE_V8);
 
806
    set_feature(&cpu->env, ARM_FEATURE_VFP4);
 
807
    set_feature(&cpu->env, ARM_FEATURE_VFP_FP16);
 
808
    set_feature(&cpu->env, ARM_FEATURE_NEON);
 
809
    set_feature(&cpu->env, ARM_FEATURE_THUMB2EE);
 
810
    set_feature(&cpu->env, ARM_FEATURE_ARM_DIV);
 
811
    set_feature(&cpu->env, ARM_FEATURE_V7MP);
 
812
    cpu->midr = 0xffffffff;
 
813
}
 
814
 
 
815
typedef struct ARMCPUInfo {
 
816
    const char *name;
 
817
    void (*initfn)(Object *obj);
 
818
    void (*class_init)(ObjectClass *oc, void *data);
 
819
} ARMCPUInfo;
 
820
 
 
821
static const ARMCPUInfo arm_cpus[] = {
 
822
    { .name = "arm926",      .initfn = arm926_initfn },
 
823
    { .name = "arm946",      .initfn = arm946_initfn },
 
824
    { .name = "arm1026",     .initfn = arm1026_initfn },
 
825
    /* What QEMU calls "arm1136-r2" is actually the 1136 r0p2, i.e. an
 
826
     * older core than plain "arm1136". In particular this does not
 
827
     * have the v6K features.
 
828
     */
 
829
    { .name = "arm1136-r2",  .initfn = arm1136_r2_initfn },
 
830
    { .name = "arm1136",     .initfn = arm1136_initfn },
 
831
    { .name = "arm1176",     .initfn = arm1176_initfn },
 
832
    { .name = "arm11mpcore", .initfn = arm11mpcore_initfn },
 
833
    { .name = "cortex-m3",   .initfn = cortex_m3_initfn,
 
834
                             .class_init = arm_v7m_class_init },
 
835
    { .name = "cortex-a8",   .initfn = cortex_a8_initfn },
 
836
    { .name = "cortex-a8-r2",.initfn = cortex_a8_r2_initfn },
 
837
    { .name = "cortex-a9",   .initfn = cortex_a9_initfn },
 
838
    { .name = "cortex-a15",  .initfn = cortex_a15_initfn },
 
839
    { .name = "ti925t",      .initfn = ti925t_initfn },
 
840
    { .name = "sa1100",      .initfn = sa1100_initfn },
 
841
    { .name = "sa1110",      .initfn = sa1110_initfn },
 
842
    { .name = "pxa250",      .initfn = pxa250_initfn },
 
843
    { .name = "pxa255",      .initfn = pxa255_initfn },
 
844
    { .name = "pxa260",      .initfn = pxa260_initfn },
 
845
    { .name = "pxa261",      .initfn = pxa261_initfn },
 
846
    { .name = "pxa262",      .initfn = pxa262_initfn },
 
847
    /* "pxa270" is an alias for "pxa270-a0" */
 
848
    { .name = "pxa270",      .initfn = pxa270a0_initfn },
 
849
    { .name = "pxa270-a0",   .initfn = pxa270a0_initfn },
 
850
    { .name = "pxa270-a1",   .initfn = pxa270a1_initfn },
 
851
    { .name = "pxa270-b0",   .initfn = pxa270b0_initfn },
 
852
    { .name = "pxa270-b1",   .initfn = pxa270b1_initfn },
 
853
    { .name = "pxa270-c0",   .initfn = pxa270c0_initfn },
 
854
    { .name = "pxa270-c5",   .initfn = pxa270c5_initfn },
 
855
    { .name = "any",         .initfn = arm_any_initfn },
 
856
};
 
857
 
 
858
static void arm_cpu_class_init(ObjectClass *oc, void *data)
 
859
{
 
860
    ARMCPUClass *acc = ARM_CPU_CLASS(oc);
 
861
    CPUClass *cc = CPU_CLASS(acc);
 
862
    DeviceClass *dc = DEVICE_CLASS(oc);
 
863
 
 
864
    acc->parent_realize = dc->realize;
 
865
    dc->realize = arm_cpu_realizefn;
 
866
 
 
867
    acc->parent_reset = cc->reset;
 
868
    cc->reset = arm_cpu_reset;
 
869
 
 
870
    cc->class_by_name = arm_cpu_class_by_name;
 
871
    cc->do_interrupt = arm_cpu_do_interrupt;
 
872
    cc->dump_state = arm_cpu_dump_state;
 
873
    cc->set_pc = arm_cpu_set_pc;
 
874
    cc->gdb_read_register = arm_cpu_gdb_read_register;
 
875
    cc->gdb_write_register = arm_cpu_gdb_write_register;
 
876
#ifndef CONFIG_USER_ONLY
 
877
    cc->get_phys_page_debug = arm_cpu_get_phys_page_debug;
 
878
    cc->vmsd = &vmstate_arm_cpu;
 
879
#endif
 
880
    cc->gdb_num_core_regs = 26;
 
881
    cc->gdb_core_xml_file = "arm-core.xml";
 
882
}
 
883
 
 
884
static void cpu_register(const ARMCPUInfo *info)
 
885
{
 
886
    TypeInfo type_info = {
 
887
        .parent = TYPE_ARM_CPU,
 
888
        .instance_size = sizeof(ARMCPU),
 
889
        .instance_init = info->initfn,
 
890
        .class_size = sizeof(ARMCPUClass),
 
891
        .class_init = info->class_init,
 
892
    };
 
893
 
 
894
    type_info.name = g_strdup_printf("%s-" TYPE_ARM_CPU, info->name);
 
895
    type_register(&type_info);
 
896
    g_free((void *)type_info.name);
 
897
}
 
898
 
 
899
static const TypeInfo arm_cpu_type_info = {
 
900
    .name = TYPE_ARM_CPU,
 
901
    .parent = TYPE_CPU,
 
902
    .instance_size = sizeof(ARMCPU),
 
903
    .instance_init = arm_cpu_initfn,
 
904
    .instance_finalize = arm_cpu_finalizefn,
 
905
    .abstract = true,
 
906
    .class_size = sizeof(ARMCPUClass),
 
907
    .class_init = arm_cpu_class_init,
 
908
};
 
909
 
 
910
static void arm_cpu_register_types(void)
 
911
{
 
912
    int i;
 
913
 
 
914
    type_register_static(&arm_cpu_type_info);
 
915
    for (i = 0; i < ARRAY_SIZE(arm_cpus); i++) {
 
916
        cpu_register(&arm_cpus[i]);
 
917
    }
 
918
}
 
919
 
 
920
type_init(arm_cpu_register_types)