← Back to branch summary

~ubuntu-branches/ubuntu/precise/linux-ti-omap4/precise

« back to all changes in this revision

Viewing changes to drivers/net/bnx2x/bnx2x_reg.h

  • Committer: Bazaar Package Importer
  • Author(s): Paolo Pisati
  • Date: 2011-06-29 15:23:51 UTC
  • mfrom: (26.1.1 natty-proposed)
  • Revision ID: james.westby@ubuntu.com-20110629152351-xs96tm303d95rpbk
Tags: 3.0.0-1200.2
* Rebased against 3.0.0-6.7
* BSP from TI based on 3.0.0

Show diffs side-by-side

added added

removed removed

Lines of Context:
drivers/net/bnx2x/bnx2x_reg.h
1
1
/* bnx2x_reg.h: Broadcom Everest network driver.
2
2
 *
3
 
 * Copyright (c) 2007-2010 Broadcom Corporation
 
3
 * Copyright (c) 2007-2011 Broadcom Corporation
4
4
 *
5
5
 * This program is free software; you can redistribute it and/or modify
6
6
 * it under the terms of the GNU General Public License as published by
175
175
   the initial credit value; read returns the current value of the credit
176
176
   counter. Must be initialized to 1 at start-up. */
177
177
#define CCM_REG_CFC_INIT_CRD                                     0xd0204
178
 
/* [RW 2] Auxillary counter flag Q number 1. */
 
178
/* [RW 2] Auxiliary counter flag Q number 1. */
179
179
#define CCM_REG_CNT_AUX1_Q                                       0xd00c8
180
 
/* [RW 2] Auxillary counter flag Q number 2. */
 
180
/* [RW 2] Auxiliary counter flag Q number 2. */
181
181
#define CCM_REG_CNT_AUX2_Q                                       0xd00cc
182
182
/* [RW 28] The CM header value for QM request (primary). */
183
183
#define CCM_REG_CQM_CCM_HDR_P                                    0xd008c
457
457
#define CSDM_REG_AGG_INT_MODE_9                                  0xc21dc
458
458
/* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
459
459
#define CSDM_REG_CFC_RSP_START_ADDR                              0xc2008
460
 
/* [RW 16] The maximum value of the competion counter #0 */
 
460
/* [RW 16] The maximum value of the completion counter #0 */
461
461
#define CSDM_REG_CMP_COUNTER_MAX0                                0xc201c
462
 
/* [RW 16] The maximum value of the competion counter #1 */
 
462
/* [RW 16] The maximum value of the completion counter #1 */
463
463
#define CSDM_REG_CMP_COUNTER_MAX1                                0xc2020
464
 
/* [RW 16] The maximum value of the competion counter #2 */
 
464
/* [RW 16] The maximum value of the completion counter #2 */
465
465
#define CSDM_REG_CMP_COUNTER_MAX2                                0xc2024
466
 
/* [RW 16] The maximum value of the competion counter #3 */
 
466
/* [RW 16] The maximum value of the completion counter #3 */
467
467
#define CSDM_REG_CMP_COUNTER_MAX3                                0xc2028
468
468
/* [RW 13] The start address in the internal RAM for the completion
469
469
   counters. */
851
851
#define IGU_REG_ATTN_MSG_ADDR_L                          0x130120
852
852
/* [R 4] Debug: [3] - attention write done message is pending (0-no pending;
853
853
 * 1-pending). [2:0] = PFID. Pending means attention message was sent; but
854
 
 * write done didnt receive. */
 
854
 * write done didn't receive. */
855
855
#define IGU_REG_ATTN_WRITE_DONE_PENDING                  0x130030
856
856
#define IGU_REG_BLOCK_CONFIGURATION                              0x130000
857
857
#define IGU_REG_COMMAND_REG_32LSB_DATA                           0x130124
862
862
#define IGU_REG_CSTORM_TYPE_0_SB_CLEANUP                         0x130200
863
863
/* [R 5] Debug: ctrl_fsm */
864
864
#define IGU_REG_CTRL_FSM                                         0x130064
865
 
/* [R 1] data availble for error memory. If this bit is clear do not red
 
865
/* [R 1] data available for error memory. If this bit is clear do not red
866
866
 * from error_handling_memory. */
867
867
#define IGU_REG_ERROR_HANDLING_DATA_VALID                        0x130130
868
868
/* [RW 11] Parity mask register #0 read/write */
3015
3015
   block. Should be used for close the gates. */
3016
3016
#define PXP_REG_HST_DISCARD_DOORBELLS                            0x1030a4
3017
3017
/* [R 1] debug only: '1' means this PSWHST is discarding doorbells. This bit
3018
 
   should update accoring to 'hst_discard_doorbells' register when the state
 
3018
   should update according to 'hst_discard_doorbells' register when the state
3019
3019
   machine is idle */
3020
3020
#define PXP_REG_HST_DISCARD_DOORBELLS_STATUS                     0x1030a0
3021
3021
/* [RW 1] When 1; new internal writes arriving to the block are discarded.
3023
3023
#define PXP_REG_HST_DISCARD_INTERNAL_WRITES                      0x1030a8
3024
3024
/* [R 6] debug only: A bit mask for all PSWHST internal write clients. '1'
3025
3025
   means this PSWHST is discarding inputs from this client. Each bit should
3026
 
   update accoring to 'hst_discard_internal_writes' register when the state
 
3026
   update according to 'hst_discard_internal_writes' register when the state
3027
3027
   machine is idle. */
3028
3028
#define PXP_REG_HST_DISCARD_INTERNAL_WRITES_STATUS               0x10309c
3029
3029
/* [WB 160] Used for initialization of the inbound interrupts memory */
3822
3822
#define TSDM_REG_AGG_INT_T_1                                     0x420bc
3823
3823
/* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
3824
3824
#define TSDM_REG_CFC_RSP_START_ADDR                              0x42008
3825
 
/* [RW 16] The maximum value of the competion counter #0 */
 
3825
/* [RW 16] The maximum value of the completion counter #0 */
3826
3826
#define TSDM_REG_CMP_COUNTER_MAX0                                0x4201c
3827
 
/* [RW 16] The maximum value of the competion counter #1 */
 
3827
/* [RW 16] The maximum value of the completion counter #1 */
3828
3828
#define TSDM_REG_CMP_COUNTER_MAX1                                0x42020
3829
 
/* [RW 16] The maximum value of the competion counter #2 */
 
3829
/* [RW 16] The maximum value of the completion counter #2 */
3830
3830
#define TSDM_REG_CMP_COUNTER_MAX2                                0x42024
3831
 
/* [RW 16] The maximum value of the competion counter #3 */
 
3831
/* [RW 16] The maximum value of the completion counter #3 */
3832
3832
#define TSDM_REG_CMP_COUNTER_MAX3                                0x42028
3833
3833
/* [RW 13] The start address in the internal RAM for the completion
3834
3834
   counters. */
4284
4284
#define USDM_REG_AGG_INT_T_6                                     0xc40d0
4285
4285
/* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
4286
4286
#define USDM_REG_CFC_RSP_START_ADDR                              0xc4008
4287
 
/* [RW 16] The maximum value of the competion counter #0 */
 
4287
/* [RW 16] The maximum value of the completion counter #0 */
4288
4288
#define USDM_REG_CMP_COUNTER_MAX0                                0xc401c
4289
 
/* [RW 16] The maximum value of the competion counter #1 */
 
4289
/* [RW 16] The maximum value of the completion counter #1 */
4290
4290
#define USDM_REG_CMP_COUNTER_MAX1                                0xc4020
4291
 
/* [RW 16] The maximum value of the competion counter #2 */
 
4291
/* [RW 16] The maximum value of the completion counter #2 */
4292
4292
#define USDM_REG_CMP_COUNTER_MAX2                                0xc4024
4293
 
/* [RW 16] The maximum value of the competion counter #3 */
 
4293
/* [RW 16] The maximum value of the completion counter #3 */
4294
4294
#define USDM_REG_CMP_COUNTER_MAX3                                0xc4028
4295
4295
/* [RW 13] The start address in the internal RAM for the completion
4296
4296
   counters. */
4798
4798
#define XSDM_REG_AGG_INT_MODE_1                                  0x1661bc
4799
4799
/* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
4800
4800
#define XSDM_REG_CFC_RSP_START_ADDR                              0x166008
4801
 
/* [RW 16] The maximum value of the competion counter #0 */
 
4801
/* [RW 16] The maximum value of the completion counter #0 */
4802
4802
#define XSDM_REG_CMP_COUNTER_MAX0                                0x16601c
4803
 
/* [RW 16] The maximum value of the competion counter #1 */
 
4803
/* [RW 16] The maximum value of the completion counter #1 */
4804
4804
#define XSDM_REG_CMP_COUNTER_MAX1                                0x166020
4805
 
/* [RW 16] The maximum value of the competion counter #2 */
 
4805
/* [RW 16] The maximum value of the completion counter #2 */
4806
4806
#define XSDM_REG_CMP_COUNTER_MAX2                                0x166024
4807
 
/* [RW 16] The maximum value of the competion counter #3 */
 
4807
/* [RW 16] The maximum value of the completion counter #3 */
4808
4808
#define XSDM_REG_CMP_COUNTER_MAX3                                0x166028
4809
4809
/* [RW 13] The start address in the internal RAM for the completion
4810
4810
   counters. */
6083
6083
#define MDIO_PMA_REG_8727_PCS_OPT_CTRL          0xc808
6084
6084
#define MDIO_PMA_REG_8727_GPIO_CTRL             0xc80e
6085
6085
#define MDIO_PMA_REG_8727_PCS_GP                0xc842
 
6086
#define MDIO_PMA_REG_8727_OPT_CFG_REG           0xc8e4
6086
6087
 
6087
6088
#define MDIO_AN_REG_8727_MISC_CTRL              0x8309
6088
6089