← Back to branch summary

~pmdj/ubuntu/trusty/qemu/2.9+applesmc+fadtv3

« back to all changes in this revision

Viewing changes to include/hw/intc/arm_gicv3_common.h

  • Committer: Phil Dennis-Jordan
  • Date: 2017-07-21 08:03:43 UTC
  • mfrom: (1.1.1)
  • Revision ID: phil@philjordan.eu-20170721080343-2yr2vdj7713czahv
New upstream release 2.9.0.

Show diffs side-by-side

added added

removed removed

Lines of Context:
include/hw/intc/arm_gicv3_common.h
38
38
/* Number of SGI target-list bits */
39
39
#define GICV3_TARGETLIST_BITS 16
40
40
 
 
41
/* Maximum number of list registers (architectural limit) */
 
42
#define GICV3_LR_MAX 16
 
43
 
41
44
/* Minimum BPR for Secure, or when security not enabled */
42
45
#define GIC_MIN_BPR 0
43
46
/* Minimum BPR for Nonsecure when security is enabled */
145
148
    CPUState *cpu;
146
149
    qemu_irq parent_irq;
147
150
    qemu_irq parent_fiq;
 
151
    qemu_irq parent_virq;
 
152
    qemu_irq parent_vfiq;
 
153
    qemu_irq maintenance_irq;
148
154
 
149
155
    /* Redistributor */
150
156
    uint32_t level;                  /* Current IRQ level */
166
172
    uint8_t gicr_ipriorityr[GIC_INTERNAL];
167
173
 
168
174
    /* CPU interface */
 
175
    uint64_t icc_sre_el1;
169
176
    uint64_t icc_ctlr_el1[2];
170
177
    uint64_t icc_pmr_el1;
171
178
    uint64_t icc_bpr[3];
173
180
    uint64_t icc_igrpen[3];
174
181
    uint64_t icc_ctlr_el3;
175
182
 
 
183
    /* Virtualization control interface */
 
184
    uint64_t ich_apr[3][4]; /* ich_apr[GICV3_G1][x] never used */
 
185
    uint64_t ich_hcr_el2;
 
186
    uint64_t ich_lr_el2[GICV3_LR_MAX];
 
187
    uint64_t ich_vmcr_el2;
 
188
 
 
189
    /* Properties of the CPU interface. These are initialized from
 
190
     * the settings in the CPU proper.
 
191
     * If the number of implemented list registers is 0 then the
 
192
     * virtualization support is not implemented.
 
193
     */
 
194
    int num_list_regs;
 
195
    int vpribits; /* number of virtual priority bits */
 
196
    int vprebits; /* number of virtual preemption bits */
 
197
 
176
198
    /* Current highest priority pending interrupt for this CPU.
177
199
     * This is cached information that can be recalculated from the
178
200
     * real state above; it doesn't need to be migrated.