← Back to branch summary

~pmdj/ubuntu/trusty/qemu/2.9+applesmc+fadtv3

« back to all changes in this revision

Viewing changes to roms/u-boot/include/configs/PPChameleonEVB.h

  • Committer: Phil Dennis-Jordan
  • Date: 2017-07-21 08:03:43 UTC
  • mfrom: (1.1.1)
  • Revision ID: phil@philjordan.eu-20170721080343-2yr2vdj7713czahv
New upstream release 2.9.0.

Show diffs side-by-side

added added

removed removed

Lines of Context:
roms/u-boot/include/configs/PPChameleonEVB.h
 
1
/*
 
2
 * (C) Copyright 2003-2005
 
3
 * Wolfgang Denk, DENX Software Engineering, <wd@denx.de>
 
4
 *
 
5
 * (C) Copyright 2003
 
6
 * DAVE Srl
 
7
 *
 
8
 * http://www.dave-tech.it
 
9
 * http://www.wawnet.biz
 
10
 * mailto:info@wawnet.biz
 
11
 *
 
12
 * Credits: Stefan Roese, Wolfgang Denk
 
13
 *
 
14
 * SPDX-License-Identifier:     GPL-2.0+
 
15
 */
 
16
 
 
17
/*
 
18
 * board/config.h - configuration options, board specific
 
19
 */
 
20
 
 
21
#ifndef __CONFIG_H
 
22
#define __CONFIG_H
 
23
 
 
24
#define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
 
25
#define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
 
26
#define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
 
27
#ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
 
28
#define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
 
29
#endif
 
30
 
 
31
 
 
32
/* Only one of the following two symbols must be defined (default is 25 MHz)
 
33
 * CONFIG_PPCHAMELEON_CLK_25
 
34
 * CONFIG_PPCHAMELEON_CLK_33
 
35
 */
 
36
#if (!defined(CONFIG_PPCHAMELEON_CLK_25) && !defined(CONFIG_PPCHAMELEON_CLK_33))
 
37
#define CONFIG_PPCHAMELEON_CLK_25
 
38
#endif
 
39
 
 
40
#if (defined(CONFIG_PPCHAMELEON_CLK_25) && defined(CONFIG_PPCHAMELEON_CLK_33))
 
41
#error "* Two external frequencies (SysClk) are defined! *"
 
42
#endif
 
43
 
 
44
#undef  CONFIG_PPCHAMELEON_SMI712
 
45
 
 
46
/*
 
47
 * Debug stuff
 
48
 */
 
49
#undef  __DEBUG_START_FROM_SRAM__
 
50
#define __DISABLE_MACHINE_EXCEPTION__
 
51
 
 
52
#ifdef __DEBUG_START_FROM_SRAM__
 
53
#define CONFIG_SYS_DUMMY_FLASH_SIZE             1024*1024*4
 
54
#endif
 
55
 
 
56
/*
 
57
 * High Level Configuration Options
 
58
 * (easy to change)
 
59
 */
 
60
 
 
61
#define CONFIG_405EP            1       /* This is a PPC405 CPU         */
 
62
#define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board */
 
63
 
 
64
#define CONFIG_SYS_TEXT_BASE    0xFFFB0000      /* Reserve 320 kB for Monitor */
 
65
#define CONFIG_SYS_LDSCRIPT     "board/dave/PPChameleonEVB/u-boot.lds"
 
66
 
 
67
#define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
 
68
#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
 
69
 
 
70
 
 
71
#ifdef CONFIG_PPCHAMELEON_CLK_25
 
72
# define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
 
73
#elif (defined (CONFIG_PPCHAMELEON_CLK_33))
 
74
# define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
75
#else
 
76
# error "* External frequency (SysClk) not defined! *"
 
77
#endif
 
78
 
 
79
#define CONFIG_BAUDRATE         115200
 
80
#define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 
81
 
 
82
#undef  CONFIG_BOOTARGS
 
83
 
 
84
/* Ethernet stuff */
 
85
#define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
 
86
#define CONFIG_ETHADDR  00:50:c2:1e:af:fe
 
87
#define CONFIG_HAS_ETH1
 
88
#define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
 
89
 
 
90
#define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 
91
#define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 
92
 
 
93
#undef CONFIG_EXT_PHY
 
94
 
 
95
#define CONFIG_PPC4xx_EMAC
 
96
#define CONFIG_MII              1       /* MII PHY management           */
 
97
#ifndef  CONFIG_EXT_PHY
 
98
#define CONFIG_PHY_ADDR         1       /* EMAC0 PHY address            */
 
99
#define CONFIG_PHY1_ADDR        2       /* EMAC1 PHY address            */
 
100
#else
 
101
#define CONFIG_PHY_ADDR         2       /* PHY address                  */
 
102
#endif
 
103
#define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
 
104
 
 
105
 
 
106
/*
 
107
 * BOOTP options
 
108
 */
 
109
#define CONFIG_BOOTP_BOOTFILESIZE
 
110
#define CONFIG_BOOTP_BOOTPATH
 
111
#define CONFIG_BOOTP_GATEWAY
 
112
#define CONFIG_BOOTP_HOSTNAME
 
113
 
 
114
 
 
115
/*
 
116
 * Command line configuration.
 
117
 */
 
118
#include <config_cmd_default.h>
 
119
 
 
120
#define CONFIG_CMD_DATE
 
121
#define CONFIG_CMD_DHCP
 
122
#define CONFIG_CMD_ELF
 
123
#define CONFIG_CMD_EEPROM
 
124
#define CONFIG_CMD_I2C
 
125
#define CONFIG_CMD_IRQ
 
126
#define CONFIG_CMD_JFFS2
 
127
#define CONFIG_CMD_MII
 
128
#define CONFIG_CMD_NAND
 
129
#define CONFIG_CMD_NFS
 
130
#define CONFIG_CMD_PCI
 
131
#define CONFIG_CMD_SNTP
 
132
 
 
133
 
 
134
#define CONFIG_MAC_PARTITION
 
135
#define CONFIG_DOS_PARTITION
 
136
 
 
137
#undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 
138
 
 
139
#define CONFIG_RTC_M41T11       1       /* uses a M41T00 RTC            */
 
140
#define CONFIG_SYS_I2C_RTC_ADDR 0x68
 
141
#define CONFIG_SYS_M41T11_BASE_YEAR     1900
 
142
 
 
143
/*
 
144
 * SDRAM configuration (please see cpu/ppc/sdram.[ch])
 
145
 */
 
146
#define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 
147
 
 
148
/* SDRAM timings used in datasheet */
 
149
#define CONFIG_SYS_SDRAM_CL            2
 
150
#define CONFIG_SYS_SDRAM_tRP           20
 
151
#define CONFIG_SYS_SDRAM_tRC           65
 
152
#define CONFIG_SYS_SDRAM_tRCD          20
 
153
#undef  CONFIG_SYS_SDRAM_tRFC
 
154
 
 
155
/*
 
156
 * Miscellaneous configurable options
 
157
 */
 
158
#define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 
159
 
 
160
#undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 
161
 
 
162
#if defined(CONFIG_CMD_KGDB)
 
163
#define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 
164
#else
 
165
#define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 
166
#endif
 
167
#define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 
168
#define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 
169
#define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 
170
 
 
171
#define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 
172
 
 
173
#define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 
174
 
 
175
#define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 
176
#define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 
177
 
 
178
#define CONFIG_CONS_INDEX       1       /* Use UART0                    */
 
179
#define CONFIG_SYS_NS16550
 
180
#define CONFIG_SYS_NS16550_SERIAL
 
181
#define CONFIG_SYS_NS16550_REG_SIZE     1
 
182
#define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 
183
 
 
184
#undef  CONFIG_SYS_EXT_SERIAL_CLOCK             /* no external serial clock used */
 
185
#define CONFIG_SYS_BASE_BAUD            691200
 
186
 
 
187
/* The following table includes the supported baudrates */
 
188
#define CONFIG_SYS_BAUDRATE_TABLE       \
 
189
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 
190
         57600, 115200, 230400, 460800, 921600 }
 
191
 
 
192
#define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 
193
#define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 
194
 
 
195
#define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 
196
 
 
197
/*-----------------------------------------------------------------------
 
198
 * NAND-FLASH stuff
 
199
 *-----------------------------------------------------------------------
 
200
 */
 
201
 
 
202
/*
 
203
 * nand device 1 on dave (PPChameleonEVB) needs more time,
 
204
 * so we just introduce additional wait in nand_wait(),
 
205
 * effectively for both devices.
 
206
 */
 
207
#define PPCHAMELON_NAND_TIMER_HACK
 
208
 
 
209
#define CONFIG_SYS_NAND0_BASE 0xFF400000
 
210
#define CONFIG_SYS_NAND1_BASE 0xFF000000
 
211
#define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND0_BASE, CONFIG_SYS_NAND1_BASE }
 
212
#define NAND_BIG_DELAY_US       25
 
213
#define CONFIG_SYS_MAX_NAND_DEVICE      2       /* Max number of NAND devices */
 
214
 
 
215
#define CONFIG_SYS_NAND0_CE  (0x80000000 >> 1)   /* our CE is GPIO1 */
 
216
#define CONFIG_SYS_NAND0_RDY (0x80000000 >> 4)   /* our RDY is GPIO4 */
 
217
#define CONFIG_SYS_NAND0_CLE (0x80000000 >> 2)   /* our CLE is GPIO2 */
 
218
#define CONFIG_SYS_NAND0_ALE (0x80000000 >> 3)   /* our ALE is GPIO3 */
 
219
 
 
220
#define CONFIG_SYS_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 
221
#define CONFIG_SYS_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 
222
#define CONFIG_SYS_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 
223
#define CONFIG_SYS_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 
224
 
 
225
#define MACRO_NAND_DISABLE_CE(nandptr) do \
 
226
{ \
 
227
        switch((unsigned long)nandptr) \
 
228
        { \
 
229
            case CONFIG_SYS_NAND0_BASE: \
 
230
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CE); \
 
231
                break; \
 
232
            case CONFIG_SYS_NAND1_BASE: \
 
233
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CE); \
 
234
                break; \
 
235
        } \
 
236
} while(0)
 
237
 
 
238
#define MACRO_NAND_ENABLE_CE(nandptr) do \
 
239
{ \
 
240
        switch((unsigned long)nandptr) \
 
241
        { \
 
242
            case CONFIG_SYS_NAND0_BASE: \
 
243
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CE); \
 
244
                break; \
 
245
            case CONFIG_SYS_NAND1_BASE: \
 
246
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CE); \
 
247
                break; \
 
248
        } \
 
249
} while(0)
 
250
 
 
251
#define MACRO_NAND_CTL_CLRALE(nandptr) do \
 
252
{ \
 
253
        switch((unsigned long)nandptr) \
 
254
        { \
 
255
            case CONFIG_SYS_NAND0_BASE: \
 
256
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_ALE); \
 
257
                break; \
 
258
            case CONFIG_SYS_NAND1_BASE: \
 
259
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_ALE); \
 
260
                break; \
 
261
        } \
 
262
} while(0)
 
263
 
 
264
#define MACRO_NAND_CTL_SETALE(nandptr) do \
 
265
{ \
 
266
        switch((unsigned long)nandptr) \
 
267
        { \
 
268
            case CONFIG_SYS_NAND0_BASE: \
 
269
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_ALE); \
 
270
                break; \
 
271
            case CONFIG_SYS_NAND1_BASE: \
 
272
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_ALE); \
 
273
                break; \
 
274
        } \
 
275
} while(0)
 
276
 
 
277
#define MACRO_NAND_CTL_CLRCLE(nandptr) do \
 
278
{ \
 
279
        switch((unsigned long)nandptr) \
 
280
        { \
 
281
            case CONFIG_SYS_NAND0_BASE: \
 
282
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CLE); \
 
283
                break; \
 
284
            case CONFIG_SYS_NAND1_BASE: \
 
285
                out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CLE); \
 
286
                break; \
 
287
        } \
 
288
} while(0)
 
289
 
 
290
#define MACRO_NAND_CTL_SETCLE(nandptr) do { \
 
291
        switch((unsigned long)nandptr) { \
 
292
        case CONFIG_SYS_NAND0_BASE: \
 
293
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CLE); \
 
294
                break; \
 
295
        case CONFIG_SYS_NAND1_BASE: \
 
296
                out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CLE); \
 
297
                break; \
 
298
        } \
 
299
} while(0)
 
300
 
 
301
/*-----------------------------------------------------------------------
 
302
 * PCI stuff
 
303
 *-----------------------------------------------------------------------
 
304
 */
 
305
#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 
306
#define PCI_HOST_FORCE  1               /* configure as pci host        */
 
307
#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 
308
 
 
309
#define CONFIG_PCI                      /* include pci support          */
 
310
#define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 
311
#define CONFIG_PCI_HOST PCI_HOST_FORCE   /* select pci host function     */
 
312
#undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 
313
                                        /* resource configuration       */
 
314
 
 
315
#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 
316
 
 
317
#define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1014   /* PCI Vendor ID: IBM   */
 
318
#define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0000   /* PCI Device ID: ---   */
 
319
#define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
 
320
 
 
321
#define CONFIG_SYS_PCI_PTM1LA   0x00000000      /* point to sdram               */
 
322
#define CONFIG_SYS_PCI_PTM1MS   0xfc000001      /* 64MB, enable hard-wired to 1 */
 
323
#define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
 
324
#define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
 
325
#define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
 
326
#define CONFIG_SYS_PCI_PTM2PCI 0x04000000       /* Host: use this pci address   */
 
327
 
 
328
/*-----------------------------------------------------------------------
 
329
 * Start addresses for the final memory configuration
 
330
 * (Set up by the startup code)
 
331
 * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 
332
 */
 
333
#define CONFIG_SYS_SDRAM_BASE           0x00000000
 
334
 
 
335
/* Reserve 256 kB for Monitor   */
 
336
/*
 
337
#define CONFIG_SYS_FLASH_BASE           0xFFFC0000
 
338
#define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 
339
#define CONFIG_SYS_MONITOR_LEN          (256 * 1024)
 
340
*/
 
341
 
 
342
/* Reserve 320 kB for Monitor   */
 
343
#define CONFIG_SYS_FLASH_BASE           0xFFFB0000
 
344
#define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 
345
#define CONFIG_SYS_MONITOR_LEN          (320 * 1024)
 
346
 
 
347
#define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
 
348
 
 
349
/*
 
350
 * For booting Linux, the board info and command line data
 
351
 * have to be in the first 8 MB of memory, since this is
 
352
 * the maximum mapped by the Linux kernel during initialization.
 
353
 */
 
354
#define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 
355
/*-----------------------------------------------------------------------
 
356
 * FLASH organization
 
357
 */
 
358
#define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 
359
#define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 
360
 
 
361
#define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 
362
#define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 
363
 
 
364
#define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 
365
#define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 
366
#define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 
367
/*
 
368
 * The following defines are added for buggy IOP480 byte interface.
 
369
 * All other boards should use the standard values (CPCI405 etc.)
 
370
 */
 
371
#define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 
372
#define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 
373
#define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 
374
 
 
375
#define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 
376
 
 
377
/*-----------------------------------------------------------------------
 
378
 * Environment Variable setup
 
379
 */
 
380
#ifdef ENVIRONMENT_IN_EEPROM
 
381
 
 
382
#define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
 
383
#define CONFIG_ENV_OFFSET               0x100   /* environment starts at the beginning of the EEPROM */
 
384
#define CONFIG_ENV_SIZE         0x700   /* 2048-256 bytes may be used for env vars (total size of a CAT24WC16 is 2048 bytes)*/
 
385
 
 
386
#else   /* DEFAULT: environment in flash, using redundand flash sectors */
 
387
 
 
388
#define CONFIG_ENV_IS_IN_FLASH  1       /* use FLASH for environment vars */
 
389
#define CONFIG_ENV_ADDR         0xFFFF8000      /* environment starts at the first small sector */
 
390
#define CONFIG_ENV_SECT_SIZE    0x2000  /* 8196 bytes may be used for env vars*/
 
391
#define CONFIG_ENV_ADDR_REDUND  0xFFFFA000
 
392
#define CONFIG_ENV_SIZE_REDUND  0x2000
 
393
 
 
394
#define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 
395
 
 
396
#endif  /* ENVIRONMENT_IN_EEPROM */
 
397
 
 
398
 
 
399
#define CONFIG_SYS_NVRAM_BASE_ADDR      0xF0000500              /* NVRAM base address   */
 
400
#define CONFIG_SYS_NVRAM_SIZE           242                     /* NVRAM size           */
 
401
 
 
402
/*-----------------------------------------------------------------------
 
403
 * I2C EEPROM (CAT24WC16) for environment
 
404
 */
 
405
#define CONFIG_SYS_I2C
 
406
#define CONFIG_SYS_I2C_PPC4XX
 
407
#define CONFIG_SYS_I2C_PPC4XX_CH0
 
408
#define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
 
409
#define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
 
410
 
 
411
#define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 
412
#define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 
413
/* mask of address bits that overflow into the "EEPROM chip address"    */
 
414
/*#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW   0x07*/
 
415
#define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 
416
                                        /* 16 byte page write mode using*/
 
417
                                        /* last 4 bits of the address   */
 
418
#define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 
419
 
 
420
/*
 
421
 * Init Memory Controller:
 
422
 *
 
423
 * BR0/1 and OR0/1 (FLASH)
 
424
 */
 
425
 
 
426
#define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 
427
 
 
428
/*-----------------------------------------------------------------------
 
429
 * External Bus Controller (EBC) Setup
 
430
 */
 
431
 
 
432
/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 
433
#define CONFIG_SYS_EBC_PB0AP            0x92015480
 
434
#define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
435
 
 
436
/* Memory Bank 1 (External SRAM) initialization                                 */
 
437
/* Since this must replace NOR Flash, we use the same settings for CS0          */
 
438
#define CONFIG_SYS_EBC_PB1AP            0x92015480
 
439
#define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 
440
 
 
441
/* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 
442
#define CONFIG_SYS_EBC_PB2AP            0x92015480
 
443
#define CONFIG_SYS_EBC_PB2CR            0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 
444
 
 
445
/* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 
446
#define CONFIG_SYS_EBC_PB3AP            0x92015480
 
447
#define CONFIG_SYS_EBC_PB3CR            0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 
448
 
 
449
#ifdef CONFIG_PPCHAMELEON_SMI712
 
450
/*
 
451
 * Video console (graphic: SMI LynxEM)
 
452
 */
 
453
#define CONFIG_VIDEO
 
454
#define CONFIG_CFB_CONSOLE
 
455
#define CONFIG_VIDEO_SMI_LYNXEM
 
456
#define CONFIG_VIDEO_LOGO
 
457
/*#define CONFIG_VIDEO_BMP_LOGO*/
 
458
#define CONFIG_CONSOLE_EXTRA_INFO
 
459
#define CONFIG_VGA_AS_SINGLE_DEVICE
 
460
/* This is the base address (on 405EP-side) used to generate I/O accesses on PCI bus */
 
461
#define CONFIG_SYS_ISA_IO 0xE8000000
 
462
/* see also drivers/video/videomodes.c */
 
463
#define CONFIG_SYS_DEFAULT_VIDEO_MODE 0x303
 
464
#endif
 
465
 
 
466
/*-----------------------------------------------------------------------
 
467
 * FPGA stuff
 
468
 */
 
469
/* FPGA internal regs */
 
470
#define CONFIG_SYS_FPGA_MODE            0x00
 
471
#define CONFIG_SYS_FPGA_STATUS          0x02
 
472
#define CONFIG_SYS_FPGA_TS              0x04
 
473
#define CONFIG_SYS_FPGA_TS_LOW          0x06
 
474
#define CONFIG_SYS_FPGA_TS_CAP0 0x10
 
475
#define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
 
476
#define CONFIG_SYS_FPGA_TS_CAP1 0x14
 
477
#define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
 
478
#define CONFIG_SYS_FPGA_TS_CAP2 0x18
 
479
#define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
 
480
#define CONFIG_SYS_FPGA_TS_CAP3 0x1c
 
481
#define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
 
482
 
 
483
/* FPGA Mode Reg */
 
484
#define CONFIG_SYS_FPGA_MODE_CF_RESET   0x0001
 
485
#define CONFIG_SYS_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 
486
#define CONFIG_SYS_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 
487
#define CONFIG_SYS_FPGA_MODE_TS_CLEAR   0x2000
 
488
 
 
489
/* FPGA Status Reg */
 
490
#define CONFIG_SYS_FPGA_STATUS_DIP0     0x0001
 
491
#define CONFIG_SYS_FPGA_STATUS_DIP1     0x0002
 
492
#define CONFIG_SYS_FPGA_STATUS_DIP2     0x0004
 
493
#define CONFIG_SYS_FPGA_STATUS_FLASH    0x0008
 
494
#define CONFIG_SYS_FPGA_STATUS_TS_IRQ   0x1000
 
495
 
 
496
#define CONFIG_SYS_FPGA_SPARTAN2        1               /* using Xilinx Spartan 2 now    */
 
497
#define CONFIG_SYS_FPGA_MAX_SIZE        128*1024        /* 128kByte is enough for XC2S50E*/
 
498
 
 
499
/* FPGA program pin configuration */
 
500
#define CONFIG_SYS_FPGA_PRG             0x04000000      /* FPGA program pin (ppc output) */
 
501
#define CONFIG_SYS_FPGA_CLK             0x02000000      /* FPGA clk pin (ppc output)     */
 
502
#define CONFIG_SYS_FPGA_DATA            0x01000000      /* FPGA data pin (ppc output)    */
 
503
#define CONFIG_SYS_FPGA_INIT            0x00010000      /* FPGA init pin (ppc input)     */
 
504
#define CONFIG_SYS_FPGA_DONE            0x00008000      /* FPGA done pin (ppc input)     */
 
505
 
 
506
/*-----------------------------------------------------------------------
 
507
 * Definitions for initial stack pointer and data area (in data cache)
 
508
 */
 
509
/* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 
510
#define CONFIG_SYS_TEMP_STACK_OCM       1
 
511
 
 
512
/* On Chip Memory location */
 
513
#define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 
514
#define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 
515
#define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 
516
#define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 
517
 
 
518
#define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 
519
#define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 
520
 
 
521
/*-----------------------------------------------------------------------
 
522
 * Definitions for GPIO setup (PPC405EP specific)
 
523
 *
 
524
 * GPIO0[0]     - External Bus Controller BLAST output
 
525
 * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 
526
 * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 
527
 * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 
528
 * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 
529
 * GPIO0[24-27] - UART0 control signal inputs/outputs
 
530
 * GPIO0[28-29] - UART1 data signal input/output
 
531
 * GPIO0[30]    - EMAC0 input
 
532
 * GPIO0[31]    - EMAC1 reject packet as output
 
533
 */
 
534
#define CONFIG_SYS_GPIO0_OSRL           0x40000550
 
535
#define CONFIG_SYS_GPIO0_OSRH           0x00000110
 
536
#define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 
537
/*#define CONFIG_SYS_GPIO0_ISR1H        0x15555445*/
 
538
#define CONFIG_SYS_GPIO0_ISR1H          0x15555444
 
539
#define CONFIG_SYS_GPIO0_TSRL           0x00000000
 
540
#define CONFIG_SYS_GPIO0_TSRH           0x00000000
 
541
#define CONFIG_SYS_GPIO0_TCR            0xF7FF8014
 
542
 
 
543
#define CONFIG_NO_SERIAL_EEPROM
 
544
 
 
545
/*--------------------------------------------------------------------*/
 
546
 
 
547
#ifdef CONFIG_NO_SERIAL_EEPROM
 
548
 
 
549
/*
 
550
!-----------------------------------------------------------------------
 
551
! Defines for entry options.
 
552
! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 
553
!       are plugged in the board will be utilized as non-ECC DIMMs.
 
554
!-----------------------------------------------------------------------
 
555
*/
 
556
#undef          AUTO_MEMORY_CONFIG
 
557
#define         DIMM_READ_ADDR 0xAB
 
558
#define         DIMM_WRITE_ADDR 0xAA
 
559
 
 
560
/* Defines for CPC0_PLLMR1 Register fields */
 
561
#define PLL_ACTIVE              0x80000000
 
562
#define CPC0_PLLMR1_SSCS        0x80000000
 
563
#define PLL_RESET               0x40000000
 
564
#define CPC0_PLLMR1_PLLR        0x40000000
 
565
    /* Feedback multiplier */
 
566
#define PLL_FBKDIV              0x00F00000
 
567
#define CPC0_PLLMR1_FBDV        0x00F00000
 
568
#define PLL_FBKDIV_16           0x00000000
 
569
#define PLL_FBKDIV_1            0x00100000
 
570
#define PLL_FBKDIV_2            0x00200000
 
571
#define PLL_FBKDIV_3            0x00300000
 
572
#define PLL_FBKDIV_4            0x00400000
 
573
#define PLL_FBKDIV_5            0x00500000
 
574
#define PLL_FBKDIV_6            0x00600000
 
575
#define PLL_FBKDIV_7            0x00700000
 
576
#define PLL_FBKDIV_8            0x00800000
 
577
#define PLL_FBKDIV_9            0x00900000
 
578
#define PLL_FBKDIV_10           0x00A00000
 
579
#define PLL_FBKDIV_11           0x00B00000
 
580
#define PLL_FBKDIV_12           0x00C00000
 
581
#define PLL_FBKDIV_13           0x00D00000
 
582
#define PLL_FBKDIV_14           0x00E00000
 
583
#define PLL_FBKDIV_15           0x00F00000
 
584
    /* Forward A divisor */
 
585
#define PLL_FWDDIVA             0x00070000
 
586
#define CPC0_PLLMR1_FWDVA       0x00070000
 
587
#define PLL_FWDDIVA_8           0x00000000
 
588
#define PLL_FWDDIVA_7           0x00010000
 
589
#define PLL_FWDDIVA_6           0x00020000
 
590
#define PLL_FWDDIVA_5           0x00030000
 
591
#define PLL_FWDDIVA_4           0x00040000
 
592
#define PLL_FWDDIVA_3           0x00050000
 
593
#define PLL_FWDDIVA_2           0x00060000
 
594
#define PLL_FWDDIVA_1           0x00070000
 
595
    /* Forward B divisor */
 
596
#define PLL_FWDDIVB             0x00007000
 
597
#define CPC0_PLLMR1_FWDVB       0x00007000
 
598
#define PLL_FWDDIVB_8           0x00000000
 
599
#define PLL_FWDDIVB_7           0x00001000
 
600
#define PLL_FWDDIVB_6           0x00002000
 
601
#define PLL_FWDDIVB_5           0x00003000
 
602
#define PLL_FWDDIVB_4           0x00004000
 
603
#define PLL_FWDDIVB_3           0x00005000
 
604
#define PLL_FWDDIVB_2           0x00006000
 
605
#define PLL_FWDDIVB_1           0x00007000
 
606
    /* PLL tune bits */
 
607
#define PLL_TUNE_MASK           0x000003FF
 
608
#define PLL_TUNE_2_M_3          0x00000133      /*  2 <= M <= 3                 */
 
609
#define PLL_TUNE_4_M_6          0x00000134      /*  3 <  M <= 6                 */
 
610
#define PLL_TUNE_7_M_10         0x00000138      /*  6 <  M <= 10                */
 
611
#define PLL_TUNE_11_M_14        0x0000013C      /* 10 <  M <= 14                */
 
612
#define PLL_TUNE_15_M_40        0x0000023E      /* 14 <  M <= 40                */
 
613
#define PLL_TUNE_VCO_LOW        0x00000000      /* 500MHz <= VCO <=  800MHz     */
 
614
#define PLL_TUNE_VCO_HI         0x00000080      /* 800MHz <  VCO <= 1000MHz     */
 
615
 
 
616
/* Defines for CPC0_PLLMR0 Register fields */
 
617
    /* CPU divisor */
 
618
#define PLL_CPUDIV              0x00300000
 
619
#define CPC0_PLLMR0_CCDV        0x00300000
 
620
#define PLL_CPUDIV_1            0x00000000
 
621
#define PLL_CPUDIV_2            0x00100000
 
622
#define PLL_CPUDIV_3            0x00200000
 
623
#define PLL_CPUDIV_4            0x00300000
 
624
    /* PLB divisor */
 
625
#define PLL_PLBDIV              0x00030000
 
626
#define CPC0_PLLMR0_CBDV        0x00030000
 
627
#define PLL_PLBDIV_1            0x00000000
 
628
#define PLL_PLBDIV_2            0x00010000
 
629
#define PLL_PLBDIV_3            0x00020000
 
630
#define PLL_PLBDIV_4            0x00030000
 
631
    /* OPB divisor */
 
632
#define PLL_OPBDIV              0x00003000
 
633
#define CPC0_PLLMR0_OPDV        0x00003000
 
634
#define PLL_OPBDIV_1            0x00000000
 
635
#define PLL_OPBDIV_2            0x00001000
 
636
#define PLL_OPBDIV_3            0x00002000
 
637
#define PLL_OPBDIV_4            0x00003000
 
638
    /* EBC divisor */
 
639
#define PLL_EXTBUSDIV           0x00000300
 
640
#define CPC0_PLLMR0_EPDV        0x00000300
 
641
#define PLL_EXTBUSDIV_2         0x00000000
 
642
#define PLL_EXTBUSDIV_3         0x00000100
 
643
#define PLL_EXTBUSDIV_4         0x00000200
 
644
#define PLL_EXTBUSDIV_5         0x00000300
 
645
    /* MAL divisor */
 
646
#define PLL_MALDIV              0x00000030
 
647
#define CPC0_PLLMR0_MPDV        0x00000030
 
648
#define PLL_MALDIV_1            0x00000000
 
649
#define PLL_MALDIV_2            0x00000010
 
650
#define PLL_MALDIV_3            0x00000020
 
651
#define PLL_MALDIV_4            0x00000030
 
652
    /* PCI divisor */
 
653
#define PLL_PCIDIV              0x00000003
 
654
#define CPC0_PLLMR0_PPFD        0x00000003
 
655
#define PLL_PCIDIV_1            0x00000000
 
656
#define PLL_PCIDIV_2            0x00000001
 
657
#define PLL_PCIDIV_3            0x00000002
 
658
#define PLL_PCIDIV_4            0x00000003
 
659
 
 
660
#ifdef CONFIG_PPCHAMELEON_CLK_25
 
661
/* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 25.0 MHz input clock to the 405EP) */
 
662
#define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 
663
                              PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 
664
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
 
665
#define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_8  |  \
 
666
                              PLL_FWDDIVA_6 | PLL_FWDDIVB_4 |  \
 
667
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
668
 
 
669
#define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 
670
                              PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 
671
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
 
672
#define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_8  |  \
 
673
                              PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 
674
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
675
 
 
676
#define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 
677
                              PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 
678
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
 
679
#define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 
680
                              PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 
681
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
682
 
 
683
#define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 
684
                              PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 
685
                              PLL_MALDIV_1 | PLL_PCIDIV_2)
 
686
#define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 
687
                              PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 
688
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 
689
 
 
690
#elif (defined (CONFIG_PPCHAMELEON_CLK_33))
 
691
 
 
692
/* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
 
693
#define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 
694
                                  PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 
695
                                  PLL_MALDIV_1 | PLL_PCIDIV_4)
 
696
#define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_4  |  \
 
697
                                  PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 
698
                                  PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
699
 
 
700
#define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 
701
                                  PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 
702
                                  PLL_MALDIV_1 | PLL_PCIDIV_4)
 
703
#define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 
704
                                  PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 
705
                                  PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
706
 
 
707
#define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 
708
                                  PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 
709
                                  PLL_MALDIV_1 | PLL_PCIDIV_4)
 
710
#define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 
711
                                  PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 
712
                                  PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 
713
 
 
714
#define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 
715
                                  PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 
716
                                  PLL_MALDIV_1 | PLL_PCIDIV_2)
 
717
#define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 
718
                                  PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 
719
                                  PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 
720
 
 
721
#else
 
722
#error "* External frequency (SysClk) not defined! *"
 
723
#endif
 
724
 
 
725
#if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 
726
/* Model HI */
 
727
#define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_333_111_37_55_55
 
728
#define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_333_111_37_55_55
 
729
#define CONFIG_SYS_OPB_FREQ     55555555
 
730
/* Model ME */
 
731
#elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
 
732
#define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_266_133_33_66_33
 
733
#define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_266_133_33_66_33
 
734
#define CONFIG_SYS_OPB_FREQ     66666666
 
735
#else
 
736
/* Model BA (default) */
 
737
#define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_133_133_33_66_33
 
738
#define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_133_133_33_66_33
 
739
#define CONFIG_SYS_OPB_FREQ     66666666
 
740
#endif
 
741
 
 
742
#endif /* CONFIG_NO_SERIAL_EEPROM */
 
743
 
 
744
#define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
 
745
#define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
 
746
 
 
747
/*
 
748
 * JFFS2 partitions
 
749
 */
 
750
 
 
751
/* No command line, one static partition */
 
752
#undef CONFIG_CMD_MTDPARTS
 
753
#define CONFIG_JFFS2_DEV                "nand0"
 
754
#define CONFIG_JFFS2_PART_SIZE          0x00400000
 
755
#define CONFIG_JFFS2_PART_OFFSET        0x00000000
 
756
 
 
757
/* mtdparts command line support */
 
758
/*
 
759
#define CONFIG_CMD_MTDPARTS
 
760
#define MTDIDS_DEFAULT          "nor0=PPChameleon-0,nand0=ppchameleonevb-nand"
 
761
*/
 
762
 
 
763
/* 256 kB U-boot image */
 
764
/*
 
765
#define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 
766
                                        "1792k(user),256k(u-boot);" \
 
767
                                "ppchameleonevb-nand:-(nand)"
 
768
*/
 
769
 
 
770
/* 320 kB U-boot image */
 
771
/*
 
772
#define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 
773
                                        "1728k(user),320k(u-boot);" \
 
774
                                "ppchameleonevb-nand:-(nand)"
 
775
*/
 
776
 
 
777
#endif  /* __CONFIG_H */