← Back to branch summary

~pmdj/ubuntu/trusty/qemu/2.9+applesmc+fadtv3

« back to all changes in this revision

Viewing changes to roms/u-boot/arch/blackfin/include/asm/mach-bf561/BF561_def.h

  • Committer: Phil Dennis-Jordan
  • Date: 2017-07-21 08:03:43 UTC
  • mfrom: (1.1.1)
  • Revision ID: phil@philjordan.eu-20170721080343-2yr2vdj7713czahv
New upstream release 2.9.0.

Show diffs side-by-side

added added

removed removed

Lines of Context:
roms/u-boot/arch/blackfin/include/asm/mach-bf561/BF561_def.h
 
1
/* DO NOT EDIT THIS FILE
 
2
 * Automatically generated by generate-def-headers.xsl
 
3
 * DO NOT EDIT THIS FILE
 
4
 */
 
5
 
 
6
#ifndef __BFIN_DEF_ADSP_BF561_proc__
 
7
#define __BFIN_DEF_ADSP_BF561_proc__
 
8
 
 
9
#include "../mach-common/ADSP-EDN-core_def.h"
 
10
 
 
11
#define PLL_CTL                        0xFFC00000
 
12
#define PLL_DIV                        0xFFC00004
 
13
#define VR_CTL                         0xFFC00008
 
14
#define PLL_STAT                       0xFFC0000C
 
15
#define PLL_LOCKCNT                    0xFFC00010
 
16
#define CHIPID                         0xFFC00014
 
17
#define SPI_CTL                        0xFFC00500
 
18
#define SPI_FLG                        0xFFC00504
 
19
#define SPI_STAT                       0xFFC00508
 
20
#define SPI_TDBR                       0xFFC0050C
 
21
#define SPI_RDBR                       0xFFC00510
 
22
#define SPI_BAUD                       0xFFC00514
 
23
#define SPI_SHADOW                     0xFFC00518
 
24
#define WDOGA_CTL                      0xFFC00200
 
25
#define WDOGA_CNT                      0xFFC00204
 
26
#define WDOGA_STAT                     0xFFC00208
 
27
#define WDOGB_CTL                      0xFFC01200
 
28
#define WDOGB_CNT                      0xFFC01204
 
29
#define WDOGB_STAT                     0xFFC01208
 
30
#define DMA1_TC_PER                    0xFFC01B0C /* Traffic Control Periods */
 
31
#define DMA1_TC_CNT                    0xFFC01B10 /* Traffic Control Current Counts */
 
32
#define DMA1_0_CONFIG                  0xFFC01C08
 
33
#define DMA1_0_NEXT_DESC_PTR           0xFFC01C00
 
34
#define DMA1_0_START_ADDR              0xFFC01C04
 
35
#define DMA1_0_X_COUNT                 0xFFC01C10
 
36
#define DMA1_0_Y_COUNT                 0xFFC01C18
 
37
#define DMA1_0_X_MODIFY                0xFFC01C14
 
38
#define DMA1_0_Y_MODIFY                0xFFC01C1C
 
39
#define DMA1_0_CURR_DESC_PTR           0xFFC01C20
 
40
#define DMA1_0_CURR_ADDR               0xFFC01C24
 
41
#define DMA1_0_CURR_X_COUNT            0xFFC01C30
 
42
#define DMA1_0_CURR_Y_COUNT            0xFFC01C38
 
43
#define DMA1_0_IRQ_STATUS              0xFFC01C28
 
44
#define DMA1_0_PERIPHERAL_MAP          0xFFC01C2C
 
45
#define DMA1_1_CONFIG                  0xFFC01C48
 
46
#define DMA1_1_NEXT_DESC_PTR           0xFFC01C40
 
47
#define DMA1_1_START_ADDR              0xFFC01C44
 
48
#define DMA1_1_X_COUNT                 0xFFC01C50
 
49
#define DMA1_1_Y_COUNT                 0xFFC01C58
 
50
#define DMA1_1_X_MODIFY                0xFFC01C54
 
51
#define DMA1_1_Y_MODIFY                0xFFC01C5C
 
52
#define DMA1_1_CURR_DESC_PTR           0xFFC01C60
 
53
#define DMA1_1_CURR_ADDR               0xFFC01C64
 
54
#define DMA1_1_CURR_X_COUNT            0xFFC01C70
 
55
#define DMA1_1_CURR_Y_COUNT            0xFFC01C78
 
56
#define DMA1_1_IRQ_STATUS              0xFFC01C68
 
57
#define DMA1_1_PERIPHERAL_MAP          0xFFC01C6C
 
58
#define DMA1_2_CONFIG                  0xFFC01C88
 
59
#define DMA1_2_NEXT_DESC_PTR           0xFFC01C80
 
60
#define DMA1_2_START_ADDR              0xFFC01C84
 
61
#define DMA1_2_X_COUNT                 0xFFC01C90
 
62
#define DMA1_2_Y_COUNT                 0xFFC01C98
 
63
#define DMA1_2_X_MODIFY                0xFFC01C94
 
64
#define DMA1_2_Y_MODIFY                0xFFC01C9C
 
65
#define DMA1_2_CURR_DESC_PTR           0xFFC01CA0
 
66
#define DMA1_2_CURR_ADDR               0xFFC01CA4
 
67
#define DMA1_2_CURR_X_COUNT            0xFFC01CB0
 
68
#define DMA1_2_CURR_Y_COUNT            0xFFC01CB8
 
69
#define DMA1_2_IRQ_STATUS              0xFFC01CA8
 
70
#define DMA1_2_PERIPHERAL_MAP          0xFFC01CAC
 
71
#define DMA1_3_CONFIG                  0xFFC01CC8
 
72
#define DMA1_3_NEXT_DESC_PTR           0xFFC01CC0
 
73
#define DMA1_3_START_ADDR              0xFFC01CC4
 
74
#define DMA1_3_X_COUNT                 0xFFC01CD0
 
75
#define DMA1_3_Y_COUNT                 0xFFC01CD8
 
76
#define DMA1_3_X_MODIFY                0xFFC01CD4
 
77
#define DMA1_3_Y_MODIFY                0xFFC01CDC
 
78
#define DMA1_3_CURR_DESC_PTR           0xFFC01CE0
 
79
#define DMA1_3_CURR_ADDR               0xFFC01CE4
 
80
#define DMA1_3_CURR_X_COUNT            0xFFC01CF0
 
81
#define DMA1_3_CURR_Y_COUNT            0xFFC01CF8
 
82
#define DMA1_3_IRQ_STATUS              0xFFC01CE8
 
83
#define DMA1_3_PERIPHERAL_MAP          0xFFC01CEC
 
84
#define DMA1_4_CONFIG                  0xFFC01D08
 
85
#define DMA1_4_NEXT_DESC_PTR           0xFFC01D00
 
86
#define DMA1_4_START_ADDR              0xFFC01D04
 
87
#define DMA1_4_X_COUNT                 0xFFC01D10
 
88
#define DMA1_4_Y_COUNT                 0xFFC01D18
 
89
#define DMA1_4_X_MODIFY                0xFFC01D14
 
90
#define DMA1_4_Y_MODIFY                0xFFC01D1C
 
91
#define DMA1_4_CURR_DESC_PTR           0xFFC01D20
 
92
#define DMA1_4_CURR_ADDR               0xFFC01D24
 
93
#define DMA1_4_CURR_X_COUNT            0xFFC01D30
 
94
#define DMA1_4_CURR_Y_COUNT            0xFFC01D38
 
95
#define DMA1_4_IRQ_STATUS              0xFFC01D28
 
96
#define DMA1_4_PERIPHERAL_MAP          0xFFC01D2C
 
97
#define DMA1_5_CONFIG                  0xFFC01D48
 
98
#define DMA1_5_NEXT_DESC_PTR           0xFFC01D40
 
99
#define DMA1_5_START_ADDR              0xFFC01D44
 
100
#define DMA1_5_X_COUNT                 0xFFC01D50
 
101
#define DMA1_5_Y_COUNT                 0xFFC01D58
 
102
#define DMA1_5_X_MODIFY                0xFFC01D54
 
103
#define DMA1_5_Y_MODIFY                0xFFC01D5C
 
104
#define DMA1_5_CURR_DESC_PTR           0xFFC01D60
 
105
#define DMA1_5_CURR_ADDR               0xFFC01D64
 
106
#define DMA1_5_CURR_X_COUNT            0xFFC01D70
 
107
#define DMA1_5_CURR_Y_COUNT            0xFFC01D78
 
108
#define DMA1_5_IRQ_STATUS              0xFFC01D68
 
109
#define DMA1_5_PERIPHERAL_MAP          0xFFC01D6C
 
110
#define DMA1_6_CONFIG                  0xFFC01D88
 
111
#define DMA1_6_NEXT_DESC_PTR           0xFFC01D80
 
112
#define DMA1_6_START_ADDR              0xFFC01D84
 
113
#define DMA1_6_X_COUNT                 0xFFC01D90
 
114
#define DMA1_6_Y_COUNT                 0xFFC01D98
 
115
#define DMA1_6_X_MODIFY                0xFFC01D94
 
116
#define DMA1_6_Y_MODIFY                0xFFC01D9C
 
117
#define DMA1_6_CURR_DESC_PTR           0xFFC01DA0
 
118
#define DMA1_6_CURR_ADDR               0xFFC01DA4
 
119
#define DMA1_6_CURR_X_COUNT            0xFFC01DB0
 
120
#define DMA1_6_CURR_Y_COUNT            0xFFC01DB8
 
121
#define DMA1_6_IRQ_STATUS              0xFFC01DA8
 
122
#define DMA1_6_PERIPHERAL_MAP          0xFFC01DAC
 
123
#define DMA1_7_CONFIG                  0xFFC01DC8
 
124
#define DMA1_7_NEXT_DESC_PTR           0xFFC01DC0
 
125
#define DMA1_7_START_ADDR              0xFFC01DC4
 
126
#define DMA1_7_X_COUNT                 0xFFC01DD0
 
127
#define DMA1_7_Y_COUNT                 0xFFC01DD8
 
128
#define DMA1_7_X_MODIFY                0xFFC01DD4
 
129
#define DMA1_7_Y_MODIFY                0xFFC01DDC
 
130
#define DMA1_7_CURR_DESC_PTR           0xFFC01DE0
 
131
#define DMA1_7_CURR_ADDR               0xFFC01DE4
 
132
#define DMA1_7_CURR_X_COUNT            0xFFC01DF0
 
133
#define DMA1_7_CURR_Y_COUNT            0xFFC01DF8
 
134
#define DMA1_7_IRQ_STATUS              0xFFC01DE8
 
135
#define DMA1_7_PERIPHERAL_MAP          0xFFC01DEC
 
136
#define DMA1_8_CONFIG                  0xFFC01E08
 
137
#define DMA1_8_NEXT_DESC_PTR           0xFFC01E00
 
138
#define DMA1_8_START_ADDR              0xFFC01E04
 
139
#define DMA1_8_X_COUNT                 0xFFC01E10
 
140
#define DMA1_8_Y_COUNT                 0xFFC01E18
 
141
#define DMA1_8_X_MODIFY                0xFFC01E14
 
142
#define DMA1_8_Y_MODIFY                0xFFC01E1C
 
143
#define DMA1_8_CURR_DESC_PTR           0xFFC01E20
 
144
#define DMA1_8_CURR_ADDR               0xFFC01E24
 
145
#define DMA1_8_CURR_X_COUNT            0xFFC01E30
 
146
#define DMA1_8_CURR_Y_COUNT            0xFFC01E38
 
147
#define DMA1_8_IRQ_STATUS              0xFFC01E28
 
148
#define DMA1_8_PERIPHERAL_MAP          0xFFC01E2C
 
149
#define DMA1_9_CONFIG                  0xFFC01E48
 
150
#define DMA1_9_NEXT_DESC_PTR           0xFFC01E40
 
151
#define DMA1_9_START_ADDR              0xFFC01E44
 
152
#define DMA1_9_X_COUNT                 0xFFC01E50
 
153
#define DMA1_9_Y_COUNT                 0xFFC01E58
 
154
#define DMA1_9_X_MODIFY                0xFFC01E54
 
155
#define DMA1_9_Y_MODIFY                0xFFC01E5C
 
156
#define DMA1_9_CURR_DESC_PTR           0xFFC01E60
 
157
#define DMA1_9_CURR_ADDR               0xFFC01E64
 
158
#define DMA1_9_CURR_X_COUNT            0xFFC01E70
 
159
#define DMA1_9_CURR_Y_COUNT            0xFFC01E78
 
160
#define DMA1_9_IRQ_STATUS              0xFFC01E68
 
161
#define DMA1_9_PERIPHERAL_MAP          0xFFC01E6C
 
162
#define DMA1_10_CONFIG                 0xFFC01E88
 
163
#define DMA1_10_NEXT_DESC_PTR          0xFFC01E80
 
164
#define DMA1_10_START_ADDR             0xFFC01E84
 
165
#define DMA1_10_X_COUNT                0xFFC01E90
 
166
#define DMA1_10_Y_COUNT                0xFFC01E98
 
167
#define DMA1_10_X_MODIFY               0xFFC01E94
 
168
#define DMA1_10_Y_MODIFY               0xFFC01E9C
 
169
#define DMA1_10_CURR_DESC_PTR          0xFFC01EA0
 
170
#define DMA1_10_CURR_ADDR              0xFFC01EA4
 
171
#define DMA1_10_CURR_X_COUNT           0xFFC01EB0
 
172
#define DMA1_10_CURR_Y_COUNT           0xFFC01EB8
 
173
#define DMA1_10_IRQ_STATUS             0xFFC01EA8
 
174
#define DMA1_10_PERIPHERAL_MAP         0xFFC01EAC
 
175
#define DMA1_11_CONFIG                 0xFFC01EC8
 
176
#define DMA1_11_NEXT_DESC_PTR          0xFFC01EC0
 
177
#define DMA1_11_START_ADDR             0xFFC01EC4
 
178
#define DMA1_11_X_COUNT                0xFFC01ED0
 
179
#define DMA1_11_Y_COUNT                0xFFC01ED8
 
180
#define DMA1_11_X_MODIFY               0xFFC01ED4
 
181
#define DMA1_11_Y_MODIFY               0xFFC01EDC
 
182
#define DMA1_11_CURR_DESC_PTR          0xFFC01EE0
 
183
#define DMA1_11_CURR_ADDR              0xFFC01EE4
 
184
#define DMA1_11_CURR_X_COUNT           0xFFC01EF0
 
185
#define DMA1_11_CURR_Y_COUNT           0xFFC01EF8
 
186
#define DMA1_11_IRQ_STATUS             0xFFC01EE8
 
187
#define DMA1_11_PERIPHERAL_MAP         0xFFC01EEC
 
188
#define DMA2_TC_PER                    0xFFC00B0C
 
189
#define DMA2_TC_CNT                    0xFFC01B10 /* Traffic Control Current Counts */
 
190
#define DMA2_0_CONFIG                  0xFFC00C08
 
191
#define DMA2_0_NEXT_DESC_PTR           0xFFC00C00
 
192
#define DMA2_0_START_ADDR              0xFFC00C04
 
193
#define DMA2_0_X_COUNT                 0xFFC00C10
 
194
#define DMA2_0_Y_COUNT                 0xFFC00C18
 
195
#define DMA2_0_X_MODIFY                0xFFC00C14
 
196
#define DMA2_0_Y_MODIFY                0xFFC00C1C
 
197
#define DMA2_0_CURR_DESC_PTR           0xFFC00C20
 
198
#define DMA2_0_CURR_ADDR               0xFFC00C24
 
199
#define DMA2_0_CURR_X_COUNT            0xFFC00C30
 
200
#define DMA2_0_CURR_Y_COUNT            0xFFC00C38
 
201
#define DMA2_0_IRQ_STATUS              0xFFC00C28
 
202
#define DMA2_0_PERIPHERAL_MAP          0xFFC00C2C
 
203
#define DMA2_1_CONFIG                  0xFFC00C48
 
204
#define DMA2_1_NEXT_DESC_PTR           0xFFC00C40
 
205
#define DMA2_1_START_ADDR              0xFFC00C44
 
206
#define DMA2_1_X_COUNT                 0xFFC00C50
 
207
#define DMA2_1_Y_COUNT                 0xFFC00C58
 
208
#define DMA2_1_X_MODIFY                0xFFC00C54
 
209
#define DMA2_1_Y_MODIFY                0xFFC00C5C
 
210
#define DMA2_1_CURR_DESC_PTR           0xFFC00C60
 
211
#define DMA2_1_CURR_ADDR               0xFFC00C64
 
212
#define DMA2_1_CURR_X_COUNT            0xFFC00C70
 
213
#define DMA2_1_CURR_Y_COUNT            0xFFC00C78
 
214
#define DMA2_1_IRQ_STATUS              0xFFC00C68
 
215
#define DMA2_1_PERIPHERAL_MAP          0xFFC00C6C
 
216
#define DMA2_2_CONFIG                  0xFFC00C88
 
217
#define DMA2_2_NEXT_DESC_PTR           0xFFC00C80
 
218
#define DMA2_2_START_ADDR              0xFFC00C84
 
219
#define DMA2_2_X_COUNT                 0xFFC00C90
 
220
#define DMA2_2_Y_COUNT                 0xFFC00C98
 
221
#define DMA2_2_X_MODIFY                0xFFC00C94
 
222
#define DMA2_2_Y_MODIFY                0xFFC00C9C
 
223
#define DMA2_2_CURR_DESC_PTR           0xFFC00CA0
 
224
#define DMA2_2_CURR_ADDR               0xFFC00CA4
 
225
#define DMA2_2_CURR_X_COUNT            0xFFC00CB0
 
226
#define DMA2_2_CURR_Y_COUNT            0xFFC00CB8
 
227
#define DMA2_2_IRQ_STATUS              0xFFC00CA8
 
228
#define DMA2_2_PERIPHERAL_MAP          0xFFC00CAC
 
229
#define DMA2_3_CONFIG                  0xFFC00CC8
 
230
#define DMA2_3_NEXT_DESC_PTR           0xFFC00CC0
 
231
#define DMA2_3_START_ADDR              0xFFC00CC4
 
232
#define DMA2_3_X_COUNT                 0xFFC00CD0
 
233
#define DMA2_3_Y_COUNT                 0xFFC00CD8
 
234
#define DMA2_3_X_MODIFY                0xFFC00CD4
 
235
#define DMA2_3_Y_MODIFY                0xFFC00CDC
 
236
#define DMA2_3_CURR_DESC_PTR           0xFFC00CE0
 
237
#define DMA2_3_CURR_ADDR               0xFFC00CE4
 
238
#define DMA2_3_CURR_X_COUNT            0xFFC00CF0
 
239
#define DMA2_3_CURR_Y_COUNT            0xFFC00CF8
 
240
#define DMA2_3_IRQ_STATUS              0xFFC00CE8
 
241
#define DMA2_3_PERIPHERAL_MAP          0xFFC00CEC
 
242
#define DMA2_4_CONFIG                  0xFFC00D08
 
243
#define DMA2_4_NEXT_DESC_PTR           0xFFC00D00
 
244
#define DMA2_4_START_ADDR              0xFFC00D04
 
245
#define DMA2_4_X_COUNT                 0xFFC00D10
 
246
#define DMA2_4_Y_COUNT                 0xFFC00D18
 
247
#define DMA2_4_X_MODIFY                0xFFC00D14
 
248
#define DMA2_4_Y_MODIFY                0xFFC00D1C
 
249
#define DMA2_4_CURR_DESC_PTR           0xFFC00D20
 
250
#define DMA2_4_CURR_ADDR               0xFFC00D24
 
251
#define DMA2_4_CURR_X_COUNT            0xFFC00D30
 
252
#define DMA2_4_CURR_Y_COUNT            0xFFC00D38
 
253
#define DMA2_4_IRQ_STATUS              0xFFC00D28
 
254
#define DMA2_4_PERIPHERAL_MAP          0xFFC00D2C
 
255
#define DMA2_5_CONFIG                  0xFFC00D48
 
256
#define DMA2_5_NEXT_DESC_PTR           0xFFC00D40
 
257
#define DMA2_5_START_ADDR              0xFFC00D44
 
258
#define DMA2_5_X_COUNT                 0xFFC00D50
 
259
#define DMA2_5_Y_COUNT                 0xFFC00D58
 
260
#define DMA2_5_X_MODIFY                0xFFC00D54
 
261
#define DMA2_5_Y_MODIFY                0xFFC00D5C
 
262
#define DMA2_5_CURR_DESC_PTR           0xFFC00D60
 
263
#define DMA2_5_CURR_ADDR               0xFFC00D64
 
264
#define DMA2_5_CURR_X_COUNT            0xFFC00D70
 
265
#define DMA2_5_CURR_Y_COUNT            0xFFC00D78
 
266
#define DMA2_5_IRQ_STATUS              0xFFC00D68
 
267
#define DMA2_5_PERIPHERAL_MAP          0xFFC00D6C
 
268
#define DMA2_6_CONFIG                  0xFFC00D88
 
269
#define DMA2_6_NEXT_DESC_PTR           0xFFC00D80
 
270
#define DMA2_6_START_ADDR              0xFFC00D84
 
271
#define DMA2_6_X_COUNT                 0xFFC00D90
 
272
#define DMA2_6_Y_COUNT                 0xFFC00D98
 
273
#define DMA2_6_X_MODIFY                0xFFC00D94
 
274
#define DMA2_6_Y_MODIFY                0xFFC00D9C
 
275
#define DMA2_6_CURR_DESC_PTR           0xFFC00DA0
 
276
#define DMA2_6_CURR_ADDR               0xFFC00DA4
 
277
#define DMA2_6_CURR_X_COUNT            0xFFC00DB0
 
278
#define DMA2_6_CURR_Y_COUNT            0xFFC00DB8
 
279
#define DMA2_6_IRQ_STATUS              0xFFC00DA8
 
280
#define DMA2_6_PERIPHERAL_MAP          0xFFC00DAC
 
281
#define DMA2_7_CONFIG                  0xFFC00DC8
 
282
#define DMA2_7_NEXT_DESC_PTR           0xFFC00DC0
 
283
#define DMA2_7_START_ADDR              0xFFC00DC4
 
284
#define DMA2_7_X_COUNT                 0xFFC00DD0
 
285
#define DMA2_7_Y_COUNT                 0xFFC00DD8
 
286
#define DMA2_7_X_MODIFY                0xFFC00DD4
 
287
#define DMA2_7_Y_MODIFY                0xFFC00DDC
 
288
#define DMA2_7_CURR_DESC_PTR           0xFFC00DE0
 
289
#define DMA2_7_CURR_ADDR               0xFFC00DE4
 
290
#define DMA2_7_CURR_X_COUNT            0xFFC00DF0
 
291
#define DMA2_7_CURR_Y_COUNT            0xFFC00DF8
 
292
#define DMA2_7_IRQ_STATUS              0xFFC00DE8
 
293
#define DMA2_7_PERIPHERAL_MAP          0xFFC00DEC
 
294
#define DMA2_8_CONFIG                  0xFFC00E08
 
295
#define DMA2_8_NEXT_DESC_PTR           0xFFC00E00
 
296
#define DMA2_8_START_ADDR              0xFFC00E04
 
297
#define DMA2_8_X_COUNT                 0xFFC00E10
 
298
#define DMA2_8_Y_COUNT                 0xFFC00E18
 
299
#define DMA2_8_X_MODIFY                0xFFC00E14
 
300
#define DMA2_8_Y_MODIFY                0xFFC00E1C
 
301
#define DMA2_8_CURR_DESC_PTR           0xFFC00E20
 
302
#define DMA2_8_CURR_ADDR               0xFFC00E24
 
303
#define DMA2_8_CURR_X_COUNT            0xFFC00E30
 
304
#define DMA2_8_CURR_Y_COUNT            0xFFC00E38
 
305
#define DMA2_8_IRQ_STATUS              0xFFC00E28
 
306
#define DMA2_8_PERIPHERAL_MAP          0xFFC00E2C
 
307
#define DMA2_9_CONFIG                  0xFFC00E48
 
308
#define DMA2_9_NEXT_DESC_PTR           0xFFC00E40
 
309
#define DMA2_9_START_ADDR              0xFFC00E44
 
310
#define DMA2_9_X_COUNT                 0xFFC00E50
 
311
#define DMA2_9_Y_COUNT                 0xFFC00E58
 
312
#define DMA2_9_X_MODIFY                0xFFC00E54
 
313
#define DMA2_9_Y_MODIFY                0xFFC00E5C
 
314
#define DMA2_9_CURR_DESC_PTR           0xFFC00E60
 
315
#define DMA2_9_CURR_ADDR               0xFFC00E64
 
316
#define DMA2_9_CURR_X_COUNT            0xFFC00E70
 
317
#define DMA2_9_CURR_Y_COUNT            0xFFC00E78
 
318
#define DMA2_9_IRQ_STATUS              0xFFC00E68
 
319
#define DMA2_9_PERIPHERAL_MAP          0xFFC00E6C
 
320
#define DMA2_10_CONFIG                 0xFFC00E88
 
321
#define DMA2_10_NEXT_DESC_PTR          0xFFC00E80
 
322
#define DMA2_10_START_ADDR             0xFFC00E84
 
323
#define DMA2_10_X_COUNT                0xFFC00E90
 
324
#define DMA2_10_Y_COUNT                0xFFC00E98
 
325
#define DMA2_10_X_MODIFY               0xFFC00E94
 
326
#define DMA2_10_Y_MODIFY               0xFFC00E9C
 
327
#define DMA2_10_CURR_DESC_PTR          0xFFC00EA0
 
328
#define DMA2_10_CURR_ADDR              0xFFC00EA4
 
329
#define DMA2_10_CURR_X_COUNT           0xFFC00EB0
 
330
#define DMA2_10_CURR_Y_COUNT           0xFFC00EB8
 
331
#define DMA2_10_IRQ_STATUS             0xFFC00EA8
 
332
#define DMA2_10_PERIPHERAL_MAP         0xFFC00EAC
 
333
#define DMA2_11_CONFIG                 0xFFC00EC8
 
334
#define DMA2_11_NEXT_DESC_PTR          0xFFC00EC0
 
335
#define DMA2_11_START_ADDR             0xFFC00EC4
 
336
#define DMA2_11_X_COUNT                0xFFC00ED0
 
337
#define DMA2_11_Y_COUNT                0xFFC00ED8
 
338
#define DMA2_11_X_MODIFY               0xFFC00ED4
 
339
#define DMA2_11_Y_MODIFY               0xFFC00EDC
 
340
#define DMA2_11_CURR_DESC_PTR          0xFFC00EE0
 
341
#define DMA2_11_CURR_ADDR              0xFFC00EE4
 
342
#define DMA2_11_CURR_X_COUNT           0xFFC00EF0
 
343
#define DMA2_11_CURR_Y_COUNT           0xFFC00EF8
 
344
#define DMA2_11_IRQ_STATUS             0xFFC00EE8
 
345
#define DMA2_11_PERIPHERAL_MAP         0xFFC00EEC
 
346
#define IMDMA_S0_CONFIG                0xFFC01848
 
347
#define IMDMA_S0_NEXT_DESC_PTR         0xFFC01840
 
348
#define IMDMA_S0_START_ADDR            0xFFC01844
 
349
#define IMDMA_S0_X_COUNT               0xFFC01850
 
350
#define IMDMA_S0_Y_COUNT               0xFFC01858
 
351
#define IMDMA_S0_X_MODIFY              0xFFC01854
 
352
#define IMDMA_S0_Y_MODIFY              0xFFC0185C
 
353
#define IMDMA_S0_CURR_DESC_PTR         0xFFC01860
 
354
#define IMDMA_S0_CURR_ADDR             0xFFC01864
 
355
#define IMDMA_S0_CURR_X_COUNT          0xFFC01870
 
356
#define IMDMA_S0_CURR_Y_COUNT          0xFFC01878
 
357
#define IMDMA_S0_IRQ_STATUS            0xFFC01868
 
358
#define IMDMA_D0_CONFIG                0xFFC01808
 
359
#define IMDMA_D0_NEXT_DESC_PTR         0xFFC01800
 
360
#define IMDMA_D0_START_ADDR            0xFFC01804
 
361
#define IMDMA_D0_X_COUNT               0xFFC01810
 
362
#define IMDMA_D0_Y_COUNT               0xFFC01818
 
363
#define IMDMA_D0_X_MODIFY              0xFFC01814
 
364
#define IMDMA_D0_Y_MODIFY              0xFFC0181C
 
365
#define IMDMA_D0_CURR_DESC_PTR         0xFFC01820
 
366
#define IMDMA_D0_CURR_ADDR             0xFFC01824
 
367
#define IMDMA_D0_CURR_X_COUNT          0xFFC01830
 
368
#define IMDMA_D0_CURR_Y_COUNT          0xFFC01838
 
369
#define IMDMA_D0_IRQ_STATUS            0xFFC01828
 
370
#define IMDMA_S1_CONFIG                0xFFC018C8
 
371
#define IMDMA_S1_NEXT_DESC_PTR         0xFFC018C0
 
372
#define IMDMA_S1_START_ADDR            0xFFC018C4
 
373
#define IMDMA_S1_X_COUNT               0xFFC018D0
 
374
#define IMDMA_S1_Y_COUNT               0xFFC018D8
 
375
#define IMDMA_S1_X_MODIFY              0xFFC018D4
 
376
#define IMDMA_S1_Y_MODIFY              0xFFC018DC
 
377
#define IMDMA_S1_CURR_DESC_PTR         0xFFC018E0
 
378
#define IMDMA_S1_CURR_ADDR             0xFFC018E4
 
379
#define IMDMA_S1_CURR_X_COUNT          0xFFC018F0
 
380
#define IMDMA_S1_CURR_Y_COUNT          0xFFC018F8
 
381
#define IMDMA_S1_IRQ_STATUS            0xFFC018E8
 
382
#define IMDMA_D1_CONFIG                0xFFC01888
 
383
#define IMDMA_D1_NEXT_DESC_PTR         0xFFC01880
 
384
#define IMDMA_D1_START_ADDR            0xFFC01884
 
385
#define IMDMA_D1_X_COUNT               0xFFC01890
 
386
#define IMDMA_D1_Y_COUNT               0xFFC01898
 
387
#define IMDMA_D1_X_MODIFY              0xFFC01894
 
388
#define IMDMA_D1_Y_MODIFY              0xFFC0189C
 
389
#define IMDMA_D1_CURR_DESC_PTR         0xFFC018A0
 
390
#define IMDMA_D1_CURR_ADDR             0xFFC018A4
 
391
#define IMDMA_D1_CURR_X_COUNT          0xFFC018B0
 
392
#define IMDMA_D1_CURR_Y_COUNT          0xFFC018B8
 
393
#define IMDMA_D1_IRQ_STATUS            0xFFC018A8
 
394
#define MDMA1_S0_CONFIG                0xFFC01F48
 
395
#define MDMA1_S0_NEXT_DESC_PTR         0xFFC01F40
 
396
#define MDMA1_S0_START_ADDR            0xFFC01F44
 
397
#define MDMA1_S0_X_COUNT               0xFFC01F50
 
398
#define MDMA1_S0_Y_COUNT               0xFFC01F58
 
399
#define MDMA1_S0_X_MODIFY              0xFFC01F54
 
400
#define MDMA1_S0_Y_MODIFY              0xFFC01F5C
 
401
#define MDMA1_S0_CURR_DESC_PTR         0xFFC01F60
 
402
#define MDMA1_S0_CURR_ADDR             0xFFC01F64
 
403
#define MDMA1_S0_CURR_X_COUNT          0xFFC01F70
 
404
#define MDMA1_S0_CURR_Y_COUNT          0xFFC01F78
 
405
#define MDMA1_S0_IRQ_STATUS            0xFFC01F68
 
406
#define MDMA1_S0_PERIPHERAL_MAP        0xFFC01F6C
 
407
#define MDMA1_D0_CONFIG                0xFFC01F08
 
408
#define MDMA1_D0_NEXT_DESC_PTR         0xFFC01F00
 
409
#define MDMA1_D0_START_ADDR            0xFFC01F04
 
410
#define MDMA1_D0_X_COUNT               0xFFC01F10
 
411
#define MDMA1_D0_Y_COUNT               0xFFC01F18
 
412
#define MDMA1_D0_X_MODIFY              0xFFC01F14
 
413
#define MDMA1_D0_Y_MODIFY              0xFFC01F1C
 
414
#define MDMA1_D0_CURR_DESC_PTR         0xFFC01F20
 
415
#define MDMA1_D0_CURR_ADDR             0xFFC01F24
 
416
#define MDMA1_D0_CURR_X_COUNT          0xFFC01F30
 
417
#define MDMA1_D0_CURR_Y_COUNT          0xFFC01F38
 
418
#define MDMA1_D0_IRQ_STATUS            0xFFC01F28
 
419
#define MDMA1_D0_PERIPHERAL_MAP        0xFFC01F2C
 
420
#define MDMA1_S1_CONFIG                0xFFC01FC8
 
421
#define MDMA1_S1_NEXT_DESC_PTR         0xFFC01FC0
 
422
#define MDMA1_S1_START_ADDR            0xFFC01FC4
 
423
#define MDMA1_S1_X_COUNT               0xFFC01FD0
 
424
#define MDMA1_S1_Y_COUNT               0xFFC01FD8
 
425
#define MDMA1_S1_X_MODIFY              0xFFC01FD4
 
426
#define MDMA1_S1_Y_MODIFY              0xFFC01FDC
 
427
#define MDMA1_S1_CURR_DESC_PTR         0xFFC01FE0
 
428
#define MDMA1_S1_CURR_ADDR             0xFFC01FE4
 
429
#define MDMA1_S1_CURR_X_COUNT          0xFFC01FF0
 
430
#define MDMA1_S1_CURR_Y_COUNT          0xFFC01FF8
 
431
#define MDMA1_S1_IRQ_STATUS            0xFFC01FE8
 
432
#define MDMA1_S1_PERIPHERAL_MAP        0xFFC01FEC
 
433
#define MDMA1_D1_CONFIG                0xFFC01F88
 
434
#define MDMA1_D1_NEXT_DESC_PTR         0xFFC01F80
 
435
#define MDMA1_D1_START_ADDR            0xFFC01F84
 
436
#define MDMA1_D1_X_COUNT               0xFFC01F90
 
437
#define MDMA1_D1_Y_COUNT               0xFFC01F98
 
438
#define MDMA1_D1_X_MODIFY              0xFFC01F94
 
439
#define MDMA1_D1_Y_MODIFY              0xFFC01F9C
 
440
#define MDMA1_D1_CURR_DESC_PTR         0xFFC01FA0
 
441
#define MDMA1_D1_CURR_ADDR             0xFFC01FA4
 
442
#define MDMA1_D1_CURR_X_COUNT          0xFFC01FB0
 
443
#define MDMA1_D1_CURR_Y_COUNT          0xFFC01FB8
 
444
#define MDMA1_D1_IRQ_STATUS            0xFFC01FA8
 
445
#define MDMA1_D1_PERIPHERAL_MAP        0xFFC01FAC
 
446
#define MDMA2_S0_CONFIG                0xFFC00F48
 
447
#define MDMA2_S0_NEXT_DESC_PTR         0xFFC00F40
 
448
#define MDMA2_S0_START_ADDR            0xFFC00F44
 
449
#define MDMA2_S0_X_COUNT               0xFFC00F50
 
450
#define MDMA2_S0_Y_COUNT               0xFFC00F58
 
451
#define MDMA2_S0_X_MODIFY              0xFFC00F54
 
452
#define MDMA2_S0_Y_MODIFY              0xFFC00F5C
 
453
#define MDMA2_S0_CURR_DESC_PTR         0xFFC00F60
 
454
#define MDMA2_S0_CURR_ADDR             0xFFC00F64
 
455
#define MDMA2_S0_CURR_X_COUNT          0xFFC00F70
 
456
#define MDMA2_S0_CURR_Y_COUNT          0xFFC00F78
 
457
#define MDMA2_S0_IRQ_STATUS            0xFFC00F68
 
458
#define MDMA2_S0_PERIPHERAL_MAP        0xFFC00F6C
 
459
#define MDMA2_D0_CONFIG                0xFFC00F08
 
460
#define MDMA2_D0_NEXT_DESC_PTR         0xFFC00F00
 
461
#define MDMA2_D0_START_ADDR            0xFFC00F04
 
462
#define MDMA2_D0_X_COUNT               0xFFC00F10
 
463
#define MDMA2_D0_Y_COUNT               0xFFC00F18
 
464
#define MDMA2_D0_X_MODIFY              0xFFC00F14
 
465
#define MDMA2_D0_Y_MODIFY              0xFFC00F1C
 
466
#define MDMA2_D0_CURR_DESC_PTR         0xFFC00F20
 
467
#define MDMA2_D0_CURR_ADDR             0xFFC00F24
 
468
#define MDMA2_D0_CURR_X_COUNT          0xFFC00F30
 
469
#define MDMA2_D0_CURR_Y_COUNT          0xFFC00F38
 
470
#define MDMA2_D0_IRQ_STATUS            0xFFC00F28
 
471
#define MDMA2_D0_PERIPHERAL_MAP        0xFFC00F2C
 
472
#define MDMA2_S1_CONFIG                0xFFC00FC8
 
473
#define MDMA2_S1_NEXT_DESC_PTR         0xFFC00FC0
 
474
#define MDMA2_S1_START_ADDR            0xFFC00FC4
 
475
#define MDMA2_S1_X_COUNT               0xFFC00FD0
 
476
#define MDMA2_S1_Y_COUNT               0xFFC00FD8
 
477
#define MDMA2_S1_X_MODIFY              0xFFC00FD4
 
478
#define MDMA2_S1_Y_MODIFY              0xFFC00FDC
 
479
#define MDMA2_S1_CURR_DESC_PTR         0xFFC00FE0
 
480
#define MDMA2_S1_CURR_ADDR             0xFFC00FE4
 
481
#define MDMA2_S1_CURR_X_COUNT          0xFFC00FF0
 
482
#define MDMA2_S1_CURR_Y_COUNT          0xFFC00FF8
 
483
#define MDMA2_S1_IRQ_STATUS            0xFFC00FE8
 
484
#define MDMA2_S1_PERIPHERAL_MAP        0xFFC00FEC
 
485
#define MDMA2_D1_CONFIG                0xFFC00F88
 
486
#define MDMA2_D1_NEXT_DESC_PTR         0xFFC00F80
 
487
#define MDMA2_D1_START_ADDR            0xFFC00F84
 
488
#define MDMA2_D1_X_COUNT               0xFFC00F90
 
489
#define MDMA2_D1_Y_COUNT               0xFFC00F98
 
490
#define MDMA2_D1_X_MODIFY              0xFFC00F94
 
491
#define MDMA2_D1_Y_MODIFY              0xFFC00F9C
 
492
#define MDMA2_D1_CURR_DESC_PTR         0xFFC00FA0
 
493
#define MDMA2_D1_CURR_ADDR             0xFFC00FA4
 
494
#define MDMA2_D1_CURR_X_COUNT          0xFFC00FB0
 
495
#define MDMA2_D1_CURR_Y_COUNT          0xFFC00FB8
 
496
#define MDMA2_D1_IRQ_STATUS            0xFFC00FA8
 
497
#define MDMA2_D1_PERIPHERAL_MAP        0xFFC00FAC
 
498
#define TIMER0_CONFIG                  0xFFC00600
 
499
#define TIMER0_COUNTER                 0xFFC00604
 
500
#define TIMER0_PERIOD                  0xFFC00608
 
501
#define TIMER0_WIDTH                   0xFFC0060C
 
502
#define TIMER1_CONFIG                  0xFFC00610
 
503
#define TIMER1_COUNTER                 0xFFC00614
 
504
#define TIMER1_PERIOD                  0xFFC00618
 
505
#define TIMER1_WIDTH                   0xFFC0061C
 
506
#define TIMER2_CONFIG                  0xFFC00620
 
507
#define TIMER2_COUNTER                 0xFFC00624
 
508
#define TIMER2_PERIOD                  0xFFC00628
 
509
#define TIMER2_WIDTH                   0xFFC0062C
 
510
#define TIMER3_CONFIG                  0xFFC00630
 
511
#define TIMER3_COUNTER                 0xFFC00634
 
512
#define TIMER3_PERIOD                  0xFFC00638
 
513
#define TIMER3_WIDTH                   0xFFC0063C
 
514
#define TIMER4_CONFIG                  0xFFC00640
 
515
#define TIMER4_COUNTER                 0xFFC00644
 
516
#define TIMER4_PERIOD                  0xFFC00648
 
517
#define TIMER4_WIDTH                   0xFFC0064C
 
518
#define TIMER5_CONFIG                  0xFFC00650
 
519
#define TIMER5_COUNTER                 0xFFC00654
 
520
#define TIMER5_PERIOD                  0xFFC00658
 
521
#define TIMER5_WIDTH                   0xFFC0065C
 
522
#define TIMER6_CONFIG                  0xFFC00660
 
523
#define TIMER6_COUNTER                 0xFFC00664
 
524
#define TIMER6_PERIOD                  0xFFC00668
 
525
#define TIMER6_WIDTH                   0xFFC0066C
 
526
#define TIMER7_CONFIG                  0xFFC00670
 
527
#define TIMER7_COUNTER                 0xFFC00674
 
528
#define TIMER7_PERIOD                  0xFFC00678
 
529
#define TIMER7_WIDTH                   0xFFC0067C
 
530
#define TIMER8_CONFIG                  0xFFC01600
 
531
#define TIMER8_COUNTER                 0xFFC01604
 
532
#define TIMER8_PERIOD                  0xFFC01608
 
533
#define TIMER8_WIDTH                   0xFFC0160C
 
534
#define TIMER9_CONFIG                  0xFFC01610
 
535
#define TIMER9_COUNTER                 0xFFC01614
 
536
#define TIMER9_PERIOD                  0xFFC01618
 
537
#define TIMER9_WIDTH                   0xFFC0161C
 
538
#define TIMER10_CONFIG                 0xFFC01620
 
539
#define TIMER10_COUNTER                0xFFC01624
 
540
#define TIMER10_PERIOD                 0xFFC01628
 
541
#define TIMER10_WIDTH                  0xFFC0162C
 
542
#define TIMER11_CONFIG                 0xFFC01630
 
543
#define TIMER11_COUNTER                0xFFC01634
 
544
#define TIMER11_PERIOD                 0xFFC01638
 
545
#define TIMER11_WIDTH                  0xFFC0163C
 
546
#define TMRS4_ENABLE                   0xFFC01640
 
547
#define TMRS4_DISABLE                  0xFFC01644
 
548
#define TMRS4_STATUS                   0xFFC01648
 
549
#define TMRS8_ENABLE                   0xFFC00680
 
550
#define TMRS8_DISABLE                  0xFFC00684
 
551
#define TMRS8_STATUS                   0xFFC00688
 
552
#define FIO0_FLAG_D                    0xFFC00700
 
553
#define FIO0_FLAG_C                    0xFFC00704
 
554
#define FIO0_FLAG_S                    0xFFC00708
 
555
#define FIO0_FLAG_T                    0xFFC0070C
 
556
#define FIO0_MASKA_D                   0xFFC00710
 
557
#define FIO0_MASKA_C                   0xFFC00714
 
558
#define FIO0_MASKA_S                   0xFFC00718
 
559
#define FIO0_MASKA_T                   0xFFC0071C
 
560
#define FIO0_MASKB_D                   0xFFC00720
 
561
#define FIO0_MASKB_C                   0xFFC00724
 
562
#define FIO0_MASKB_S                   0xFFC00728
 
563
#define FIO0_MASKB_T                   0xFFC0072C
 
564
#define FIO0_DIR                       0xFFC00730
 
565
#define FIO0_POLAR                     0xFFC00734
 
566
#define FIO0_EDGE                      0xFFC00738
 
567
#define FIO0_BOTH                      0xFFC0073C
 
568
#define FIO0_INEN                      0xFFC00740
 
569
#define FIO1_FLAG_D                    0xFFC01500
 
570
#define FIO1_FLAG_C                    0xFFC01504
 
571
#define FIO1_FLAG_S                    0xFFC01508
 
572
#define FIO1_FLAG_T                    0xFFC0150C
 
573
#define FIO1_MASKA_D                   0xFFC01510
 
574
#define FIO1_MASKA_C                   0xFFC01514
 
575
#define FIO1_MASKA_S                   0xFFC01518
 
576
#define FIO1_MASKA_T                   0xFFC0151C
 
577
#define FIO1_MASKB_D                   0xFFC01520
 
578
#define FIO1_MASKB_C                   0xFFC01524
 
579
#define FIO1_MASKB_S                   0xFFC01528
 
580
#define FIO1_MASKB_T                   0xFFC0152C
 
581
#define FIO1_DIR                       0xFFC01530
 
582
#define FIO1_POLAR                     0xFFC01534
 
583
#define FIO1_EDGE                      0xFFC01538
 
584
#define FIO1_BOTH                      0xFFC0153C
 
585
#define FIO1_INEN                      0xFFC01540
 
586
#define FIO2_FLAG_D                    0xFFC01700
 
587
#define FIO2_FLAG_C                    0xFFC01704
 
588
#define FIO2_FLAG_S                    0xFFC01708
 
589
#define FIO2_FLAG_T                    0xFFC0170C
 
590
#define FIO2_MASKA_D                   0xFFC01710
 
591
#define FIO2_MASKA_C                   0xFFC01714
 
592
#define FIO2_MASKA_S                   0xFFC01718
 
593
#define FIO2_MASKA_T                   0xFFC0171C
 
594
#define FIO2_MASKB_D                   0xFFC01720
 
595
#define FIO2_MASKB_C                   0xFFC01724
 
596
#define FIO2_MASKB_S                   0xFFC01728
 
597
#define FIO2_MASKB_T                   0xFFC0172C
 
598
#define FIO2_DIR                       0xFFC01730
 
599
#define FIO2_POLAR                     0xFFC01734
 
600
#define FIO2_EDGE                      0xFFC01738
 
601
#define FIO2_BOTH                      0xFFC0173C
 
602
#define FIO2_INEN                      0xFFC01740
 
603
#define SPORT0_TCR1                    0xFFC00800
 
604
#define SPORT0_TCR2                    0xFFC00804
 
605
#define SPORT0_TCLKDIV                 0xFFC00808
 
606
#define SPORT0_TFSDIV                  0xFFC0080C
 
607
#define SPORT0_TX                      0xFFC00810
 
608
#define SPORT0_RX                      0xFFC00818
 
609
#define SPORT0_RCR1                    0xFFC00820
 
610
#define SPORT0_RCR2                    0xFFC00824
 
611
#define SPORT0_RCLKDIV                 0xFFC00828
 
612
#define SPORT0_RFSDIV                  0xFFC0082C
 
613
#define SPORT0_STAT                    0xFFC00830
 
614
#define SPORT0_CHNL                    0xFFC00834
 
615
#define SPORT0_MCMC1                   0xFFC00838
 
616
#define SPORT0_MCMC2                   0xFFC0083C
 
617
#define SPORT0_MTCS0                   0xFFC00840
 
618
#define SPORT0_MTCS1                   0xFFC00844
 
619
#define SPORT0_MTCS2                   0xFFC00848
 
620
#define SPORT0_MTCS3                   0xFFC0084C
 
621
#define SPORT0_MRCS0                   0xFFC00850
 
622
#define SPORT0_MRCS1                   0xFFC00854
 
623
#define SPORT0_MRCS2                   0xFFC00858
 
624
#define SPORT0_MRCS3                   0xFFC0085C
 
625
#define SPORT1_TCR1                    0xFFC00900
 
626
#define SPORT1_TCR2                    0xFFC00904
 
627
#define SPORT1_TCLKDIV                 0xFFC00908
 
628
#define SPORT1_TFSDIV                  0xFFC0090C
 
629
#define SPORT1_TX                      0xFFC00910
 
630
#define SPORT1_RX                      0xFFC00918
 
631
#define SPORT1_RCR1                    0xFFC00920
 
632
#define SPORT1_RCR2                    0xFFC00924
 
633
#define SPORT1_RCLKDIV                 0xFFC00928
 
634
#define SPORT1_RFSDIV                  0xFFC0092C
 
635
#define SPORT1_STAT                    0xFFC00930
 
636
#define SPORT1_CHNL                    0xFFC00934
 
637
#define SPORT1_MCMC1                   0xFFC00938
 
638
#define SPORT1_MCMC2                   0xFFC0093C
 
639
#define SPORT1_MTCS0                   0xFFC00940
 
640
#define SPORT1_MTCS1                   0xFFC00944
 
641
#define SPORT1_MTCS2                   0xFFC00948
 
642
#define SPORT1_MTCS3                   0xFFC0094C
 
643
#define SPORT1_MRCS0                   0xFFC00950
 
644
#define SPORT1_MRCS1                   0xFFC00954
 
645
#define SPORT1_MRCS2                   0xFFC00958
 
646
#define SPORT1_MRCS3                   0xFFC0095C
 
647
#define SICA_SWRST                     0xFFC00100
 
648
#define SICA_SYSCR                     0xFFC00104
 
649
#define SICA_RVECT                     0xFFC00108
 
650
#define SICA_IMASK0                    0xFFC0010C
 
651
#define SICA_IMASK1                    0xFFC00110
 
652
#define SICA_ISR0                      0xFFC00114
 
653
#define SICA_ISR1                      0xFFC00118
 
654
#define SICA_IWR0                      0xFFC0011C
 
655
#define SICA_IWR1                      0xFFC00120
 
656
#define SICA_IAR0                      0xFFC00124
 
657
#define SICA_IAR1                      0xFFC00128
 
658
#define SICA_IAR2                      0xFFC0012C
 
659
#define SICA_IAR3                      0xFFC00130
 
660
#define SICA_IAR4                      0xFFC00134
 
661
#define SICA_IAR5                      0xFFC00138
 
662
#define SICA_IAR6                      0xFFC0013C
 
663
#define SICA_IAR7                      0xFFC00140
 
664
#define SICB_SWRST                     0xFFC01100
 
665
#define SICB_SYSCR                     0xFFC01104
 
666
#define SICB_RVECT                     0xFFC01108
 
667
#define SICB_IMASK0                    0xFFC0110C
 
668
#define SICB_IMASK1                    0xFFC01110
 
669
#define SICB_ISR0                      0xFFC01114
 
670
#define SICB_ISR1                      0xFFC01118
 
671
#define SICB_IWR0                      0xFFC0111C
 
672
#define SICB_IWR1                      0xFFC01120
 
673
#define SICB_IAR0                      0xFFC01124
 
674
#define SICB_IAR1                      0xFFC01128
 
675
#define SICB_IAR2                      0xFFC0112C
 
676
#define SICB_IAR3                      0xFFC01130
 
677
#define SICB_IAR4                      0xFFC01134
 
678
#define SICB_IAR5                      0xFFC01138
 
679
#define SICB_IAR6                      0xFFC0113C
 
680
#define SICB_IAR7                      0xFFC01140
 
681
#define PPI0_CONTROL                   0xFFC01000
 
682
#define PPI0_STATUS                    0xFFC01004
 
683
#define PPI0_DELAY                     0xFFC0100C
 
684
#define PPI0_COUNT                     0xFFC01008
 
685
#define PPI0_FRAME                     0xFFC01010
 
686
#define PPI1_CONTROL                   0xFFC01300
 
687
#define PPI1_STATUS                    0xFFC01304
 
688
#define PPI1_DELAY                     0xFFC0130C
 
689
#define PPI1_COUNT                     0xFFC01308
 
690
#define PPI1_FRAME                     0xFFC01310
 
691
#define UART_THR                       0xFFC00400
 
692
#define UART_RBR                       0xFFC00400
 
693
#define UART0_RBR                      UART_RBR
 
694
#define UART_DLL                       0xFFC00400
 
695
#define UART_DLH                       0xFFC00404
 
696
#define UART_IER                       0xFFC00404
 
697
#define UART_IIR                       0xFFC00408
 
698
#define UART_LCR                       0xFFC0040C
 
699
#define UART_MCR                       0xFFC00410
 
700
#define UART_LSR                       0xFFC00414
 
701
#define UART_MSR                       0xFFC00418
 
702
#define UART_SCR                       0xFFC0041C
 
703
#define UART_GCTL                      0xFFC00424
 
704
#define UART_GBL                       0xFFC00424
 
705
#define EBIU_AMGCTL                    0xFFC00A00
 
706
#define EBIU_AMBCTL0                   0xFFC00A04
 
707
#define EBIU_AMBCTL1                   0xFFC00A08
 
708
#define EBIU_SDGCTL                    0xFFC00A10
 
709
#define EBIU_SDBCTL                    0xFFC00A14
 
710
#define EBIU_SDRRC                     0xFFC00A18
 
711
#define EBIU_SDSTAT                    0xFFC00A1C
 
712
 
 
713
#define L1_INST_SRAM 0xFFA00000 /* 0xFFA00000 -> 0xFFA03FFF Instruction Bank A SRAM */
 
714
#define L1_INST_SRAM_SIZE (0xFFA03FFF - 0xFFA00000 + 1)
 
715
#define L1_INST_SRAM_END (L1_INST_SRAM + L1_INST_SRAM_SIZE)
 
716
 
 
717
#define COREB_L1_CODE_START       0xFF600000
 
718
 
 
719
#endif /* __BFIN_DEF_ADSP_BF561_proc__ */