← Back to branch summary

~pmdj/ubuntu/trusty/qemu/2.9+applesmc+fadtv3

« back to all changes in this revision

Viewing changes to roms/u-boot/include/configs/km/km83xx-common.h

  • Committer: Phil Dennis-Jordan
  • Date: 2017-07-21 08:03:43 UTC
  • mfrom: (1.1.1)
  • Revision ID: phil@philjordan.eu-20170721080343-2yr2vdj7713czahv
New upstream release 2.9.0.

Show diffs side-by-side

added added

removed removed

Lines of Context:
roms/u-boot/include/configs/km/km83xx-common.h
 
1
/*
 
2
 * (C) Copyright 2010
 
3
 * Heiko Schocher, DENX Software Engineering, hs@denx.de.
 
4
 *
 
5
 * SPDX-License-Identifier:     GPL-2.0+
 
6
 */
 
7
 
 
8
#ifndef __CONFIG_KM83XX_H
 
9
#define __CONFIG_KM83XX_H
 
10
 
 
11
/* include common defines/options for all Keymile boards */
 
12
#include "keymile-common.h"
 
13
#include "km-powerpc.h"
 
14
 
 
15
#ifndef MTDIDS_DEFAULT
 
16
# define MTDIDS_DEFAULT "nor0=boot"
 
17
#endif /* MTDIDS_DEFAULT */
 
18
 
 
19
#ifndef MTDPARTS_DEFAULT
 
20
# define MTDPARTS_DEFAULT       "mtdparts="                     \
 
21
        "boot:"                                                 \
 
22
                "768k(u-boot),"                                 \
 
23
                "128k(env),"                                    \
 
24
                "128k(envred),"                                 \
 
25
                "-(" CONFIG_KM_UBI_PARTITION_NAME_BOOT ");"
 
26
#endif /* MTDPARTS_DEFAULT */
 
27
 
 
28
#define CONFIG_MISC_INIT_R
 
29
/*
 
30
 * System Clock Setup
 
31
 */
 
32
#define CONFIG_83XX_CLKIN               66000000
 
33
#define CONFIG_SYS_CLK_FREQ             66000000
 
34
#define CONFIG_83XX_PCICLK              66000000
 
35
 
 
36
/*
 
37
 * IMMR new address
 
38
 */
 
39
#define CONFIG_SYS_IMMR         0xE0000000
 
40
 
 
41
/*
 
42
 * Bus Arbitration Configuration Register (ACR)
 
43
 */
 
44
#define CONFIG_SYS_ACR_PIPE_DEP 3       /* pipeline depth 4 transactions */
 
45
#define CONFIG_SYS_ACR_RPTCNT   3       /* 4 consecutive transactions */
 
46
#define CONFIG_SYS_ACR_APARK    0       /* park bus to master (below) */
 
47
#define CONFIG_SYS_ACR_PARKM    3       /* parking master = QuiccEngine */
 
48
 
 
49
/*
 
50
 * DDR Setup
 
51
 */
 
52
#define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
 
53
#define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
 
54
#define CONFIG_SYS_SDRAM_BASE2  (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* +256M */
 
55
 
 
56
#define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
 
57
#define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
 
58
                                        DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 
59
 
 
60
#define CFG_83XX_DDR_USES_CS0
 
61
 
 
62
/*
 
63
 * Manually set up DDR parameters
 
64
 */
 
65
#define CONFIG_DDR_II
 
66
#define CONFIG_SYS_DDR_SIZE             2048 /* MB */
 
67
 
 
68
/*
 
69
 * The reserved memory
 
70
 */
 
71
#define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
 
72
#define CONFIG_SYS_FLASH_BASE           0xF0000000
 
73
 
 
74
#if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 
75
#define CONFIG_SYS_RAMBOOT
 
76
#endif
 
77
 
 
78
/* Reserve 768 kB for Mon */
 
79
#define CONFIG_SYS_MONITOR_LEN          (768 * 1024)
 
80
 
 
81
/*
 
82
 * Initial RAM Base Address Setup
 
83
 */
 
84
#define CONFIG_SYS_INIT_RAM_LOCK
 
85
#define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
 
86
#define CONFIG_SYS_INIT_RAM_SIZE        0x1000 /* End of used area in RAM */
 
87
#define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 
88
                                                GENERATED_GBL_DATA_SIZE)
 
89
 
 
90
/*
 
91
 * Init Local Bus Memory Controller:
 
92
 *
 
93
 * Bank Bus     Machine PortSz  Size  Device
 
94
 * ---- ---     ------- ------  -----  ------
 
95
 *  0   Local   GPCM    16 bit  256MB FLASH
 
96
 *  1   Local   GPCM     8 bit  128MB GPIO/PIGGY
 
97
 *
 
98
 */
 
99
/*
 
100
 * FLASH on the Local Bus
 
101
 */
 
102
#define CONFIG_SYS_FLASH_CFI            /* use the Common Flash Interface */
 
103
#define CONFIG_FLASH_CFI_DRIVER         /* use the CFI driver */
 
104
#define CONFIG_SYS_FLASH_SIZE           256 /* max FLASH size is 256M */
 
105
#define CONFIG_SYS_FLASH_PROTECTION
 
106
#define CONFIG_SYS_FLASH_USE_BUFFER_WRITE
 
107
 
 
108
#define CONFIG_SYS_LBLAWBAR0_PRELIM     CONFIG_SYS_FLASH_BASE
 
109
#define CONFIG_SYS_LBLAWAR0_PRELIM      (LBLAWAR_EN | LBLAWAR_256MB)
 
110
 
 
111
#define CONFIG_SYS_BR0_PRELIM   (CONFIG_SYS_FLASH_BASE | \
 
112
                                BR_PS_16 | /* 16 bit port size */ \
 
113
                                BR_MS_GPCM | /* MSEL = GPCM */ \
 
114
                                BR_V)
 
115
 
 
116
#define CONFIG_SYS_OR0_PRELIM   (MEG_TO_AM(CONFIG_SYS_FLASH_SIZE) | \
 
117
                                OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | \
 
118
                                OR_GPCM_SCY_5 | \
 
119
                                OR_GPCM_TRLX_SET | OR_GPCM_EAD)
 
120
 
 
121
#define CONFIG_SYS_MAX_FLASH_BANKS      1   /* max num of flash banks   */
 
122
#define CONFIG_SYS_MAX_FLASH_SECT       512 /* max num of sects on one chip */
 
123
#define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE }
 
124
 
 
125
/*
 
126
 * PRIO1/PIGGY on the local bus CS1
 
127
 */
 
128
/* Window base at flash base */
 
129
#define CONFIG_SYS_LBLAWBAR1_PRELIM     CONFIG_SYS_KMBEC_FPGA_BASE
 
130
#define CONFIG_SYS_LBLAWAR1_PRELIM      (LBLAWAR_EN | LBLAWAR_128MB)
 
131
 
 
132
#define CONFIG_SYS_BR1_PRELIM   (CONFIG_SYS_KMBEC_FPGA_BASE | \
 
133
                                BR_PS_8 | /* 8 bit port size */ \
 
134
                                BR_MS_GPCM | /* MSEL = GPCM */ \
 
135
                                BR_V)
 
136
#define CONFIG_SYS_OR1_PRELIM   (MEG_TO_AM(CONFIG_SYS_KMBEC_FPGA_SIZE) | \
 
137
                                OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | \
 
138
                                OR_GPCM_SCY_2 | \
 
139
                                OR_GPCM_TRLX_SET | OR_GPCM_EAD)
 
140
 
 
141
/*
 
142
 * Serial Port
 
143
 */
 
144
#define CONFIG_CONS_INDEX       1
 
145
#define CONFIG_SYS_NS16550
 
146
#define CONFIG_SYS_NS16550_SERIAL
 
147
#define CONFIG_SYS_NS16550_REG_SIZE     1
 
148
#define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 
149
 
 
150
#define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
 
151
#define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
 
152
 
 
153
/* Pass open firmware flat tree */
 
154
#define CONFIG_OF_LIBFDT
 
155
#define CONFIG_OF_BOARD_SETUP
 
156
#define CONFIG_OF_STDOUT_VIA_ALIAS
 
157
 
 
158
/*
 
159
 * QE UEC ethernet configuration
 
160
 */
 
161
#define CONFIG_UEC_ETH
 
162
#define CONFIG_ETHPRIME         "UEC0"
 
163
 
 
164
#if !defined(CONFIG_MPC8309)
 
165
#define CONFIG_UEC_ETH1         /* GETH1 */
 
166
#define UEC_VERBOSE_DEBUG       1
 
167
#endif
 
168
 
 
169
#ifdef CONFIG_UEC_ETH1
 
170
#define CONFIG_SYS_UEC1_UCC_NUM 3       /* UCC4 */
 
171
#define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE /* not used in RMII Mode */
 
172
#define CONFIG_SYS_UEC1_TX_CLK          QE_CLK17
 
173
#define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 
174
#define CONFIG_SYS_UEC1_PHY_ADDR        0
 
175
#define CONFIG_SYS_UEC1_INTERFACE_TYPE  PHY_INTERFACE_MODE_RMII
 
176
#define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 
177
#endif
 
178
 
 
179
/*
 
180
 * Environment
 
181
 */
 
182
 
 
183
#ifndef CONFIG_SYS_RAMBOOT
 
184
#define CONFIG_ENV_IS_IN_FLASH
 
185
#define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + \
 
186
                                        CONFIG_SYS_MONITOR_LEN)
 
187
#define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 
188
#define CONFIG_ENV_OFFSET       (CONFIG_SYS_MONITOR_LEN)
 
189
 
 
190
/* Address and size of Redundant Environment Sector     */
 
191
#define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + \
 
192
                                                CONFIG_ENV_SECT_SIZE)
 
193
#define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 
194
 
 
195
#else /* CFG_SYS_RAMBOOT */
 
196
#define CONFIG_SYS_NO_FLASH             /* Flash is not usable now */
 
197
#define CONFIG_ENV_IS_NOWHERE           /* Store ENV in memory only */
 
198
#define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 
199
#define CONFIG_ENV_SIZE         0x2000
 
200
#endif /* CFG_SYS_RAMBOOT */
 
201
 
 
202
/* I2C */
 
203
#define CONFIG_SYS_I2C
 
204
#define CONFIG_SYS_NUM_I2C_BUSES        4
 
205
#define CONFIG_SYS_I2C_MAX_HOPS         1
 
206
#define CONFIG_SYS_I2C_FSL
 
207
#define CONFIG_SYS_FSL_I2C_SPEED        200000
 
208
#define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 
209
#define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 
210
#define CONFIG_SYS_I2C_OFFSET           0x3000
 
211
#define CONFIG_SYS_FSL_I2C2_SPEED       200000
 
212
#define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 
213
#define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 
214
#define CONFIG_SYS_I2C_BUSES    {{0, {I2C_NULL_HOP} }, \
 
215
                {0, {{I2C_MUX_PCA9547, 0x70, 2} } }, \
 
216
                {0, {{I2C_MUX_PCA9547, 0x70, 1} } }, \
 
217
                {1, {I2C_NULL_HOP} } }
 
218
 
 
219
#define CONFIG_KM_IVM_BUS               2       /* I2C2 (Mux-Port 1)*/
 
220
 
 
221
/* I2C SYSMON (LM75, AD7414 is almost compatible) */
 
222
#define CONFIG_DTT_LM75         /* ON Semi's LM75 */
 
223
#define CONFIG_DTT_SENSORS      {0, 1, 2, 3}    /* Sensor addresses */
 
224
#define CONFIG_SYS_DTT_MAX_TEMP 70
 
225
#define CONFIG_SYS_DTT_HYSTERESIS       3
 
226
#define CONFIG_SYS_DTT_BUS_NUM          1
 
227
 
 
228
#if defined(CONFIG_CMD_NAND)
 
229
#define CONFIG_NAND_KMETER1
 
230
#define CONFIG_SYS_MAX_NAND_DEVICE      1
 
231
#define CONFIG_SYS_NAND_BASE            CONFIG_SYS_KMBEC_FPGA_BASE
 
232
#endif
 
233
 
 
234
#if defined(CONFIG_PCI)
 
235
#define CONFIG_CMD_PCI
 
236
#endif
 
237
 
 
238
/*
 
239
 * For booting Linux, the board info and command line data
 
240
 * have to be in the first 8 MB of memory, since this is
 
241
 * the maximum mapped by the Linux kernel during initialization.
 
242
 */
 
243
#define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
 
244
 
 
245
/*
 
246
 * Core HID Setup
 
247
 */
 
248
#define CONFIG_SYS_HID0_INIT            0x000000000
 
249
#define CONFIG_SYS_HID0_FINAL           (HID0_ENABLE_MACHINE_CHECK | \
 
250
                                         HID0_ENABLE_INSTRUCTION_CACHE)
 
251
#define CONFIG_SYS_HID2                 HID2_HBE
 
252
 
 
253
/*
 
254
 * MMU Setup
 
255
 */
 
256
 
 
257
#define CONFIG_HIGH_BATS        1       /* High BATs supported */
 
258
 
 
259
/* DDR: cache cacheable */
 
260
#define CONFIG_SYS_IBAT0L       (CONFIG_SYS_SDRAM_BASE | BATL_PP_RW | \
 
261
                                BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 
262
#define CONFIG_SYS_IBAT0U       (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | \
 
263
                                        BATU_VS | BATU_VP)
 
264
#define CONFIG_SYS_DBAT0L       CONFIG_SYS_IBAT0L
 
265
#define CONFIG_SYS_DBAT0U       CONFIG_SYS_IBAT0U
 
266
 
 
267
/* IMMRBAR & PCI IO: cache-inhibit and guarded */
 
268
#define CONFIG_SYS_IBAT1L       (CONFIG_SYS_IMMR | BATL_PP_RW | \
 
269
                                BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 
270
#define CONFIG_SYS_IBAT1U       (CONFIG_SYS_IMMR | BATU_BL_4M | BATU_VS \
 
271
                                        | BATU_VP)
 
272
#define CONFIG_SYS_DBAT1L       CONFIG_SYS_IBAT1L
 
273
#define CONFIG_SYS_DBAT1U       CONFIG_SYS_IBAT1U
 
274
 
 
275
/* PRIO1, PIGGY:  icache cacheable, but dcache-inhibit and guarded */
 
276
#define CONFIG_SYS_IBAT2L       (CONFIG_SYS_KMBEC_FPGA_BASE | BATL_PP_RW | \
 
277
                                BATL_MEMCOHERENCE)
 
278
#define CONFIG_SYS_IBAT2U       (CONFIG_SYS_KMBEC_FPGA_BASE | BATU_BL_128M | \
 
279
                                BATU_VS | BATU_VP)
 
280
#define CONFIG_SYS_DBAT2L       (CONFIG_SYS_KMBEC_FPGA_BASE | BATL_PP_RW | \
 
281
                                 BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 
282
#define CONFIG_SYS_DBAT2U       CONFIG_SYS_IBAT2U
 
283
 
 
284
/* FLASH: icache cacheable, but dcache-inhibit and guarded */
 
285
#define CONFIG_SYS_IBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_RW | \
 
286
                                        BATL_MEMCOHERENCE)
 
287
#define CONFIG_SYS_IBAT3U       (CONFIG_SYS_FLASH_BASE | BATU_BL_256M | \
 
288
                                        BATU_VS | BATU_VP)
 
289
#define CONFIG_SYS_DBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_RW | \
 
290
                                 BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 
291
#define CONFIG_SYS_DBAT3U       CONFIG_SYS_IBAT3U
 
292
 
 
293
/* Stack in dcache: cacheable, no memory coherence */
 
294
#define CONFIG_SYS_IBAT4L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_RW)
 
295
#define CONFIG_SYS_IBAT4U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | \
 
296
                                        BATU_VS | BATU_VP)
 
297
#define CONFIG_SYS_DBAT4L       CONFIG_SYS_IBAT4L
 
298
#define CONFIG_SYS_DBAT4U       CONFIG_SYS_IBAT4U
 
299
 
 
300
/*
 
301
 * Internal Definitions
 
302
 */
 
303
#define BOOTFLASH_START 0xF0000000
 
304
 
 
305
#define CONFIG_KM_CONSOLE_TTY   "ttyS0"
 
306
 
 
307
/*
 
308
 * Environment Configuration
 
309
 */
 
310
#define CONFIG_ENV_OVERWRITE
 
311
#ifndef CONFIG_KM_DEF_ENV               /* if not set by keymile-common.h */
 
312
#define CONFIG_KM_DEF_ENV "km-common=empty\0"
 
313
#endif
 
314
 
 
315
#ifndef CONFIG_KM_DEF_ARCH
 
316
#define CONFIG_KM_DEF_ARCH      "arch=ppc_82xx\0"
 
317
#endif
 
318
 
 
319
#define CONFIG_EXTRA_ENV_SETTINGS \
 
320
        CONFIG_KM_DEF_ENV                                               \
 
321
        CONFIG_KM_DEF_ARCH                                              \
 
322
        "newenv="                                                       \
 
323
                "prot off 0xF00C0000 +0x40000 && "                      \
 
324
                "era 0xF00C0000 +0x40000\0"                             \
 
325
        "unlock=yes\0"                                                  \
 
326
        ""
 
327
 
 
328
#if defined(CONFIG_UEC_ETH)
 
329
#define CONFIG_HAS_ETH0
 
330
#endif
 
331
 
 
332
#endif /* __CONFIG_KM83XX_H */