← Back to branch summary

~pmdj/ubuntu/trusty/qemu/2.9+applesmc+fadtv3

« back to all changes in this revision

Viewing changes to roms/u-boot/include/configs/HH405.h

  • Committer: Phil Dennis-Jordan
  • Date: 2017-07-21 08:03:43 UTC
  • mfrom: (1.1.1)
  • Revision ID: phil@philjordan.eu-20170721080343-2yr2vdj7713czahv
New upstream release 2.9.0.

Show diffs side-by-side

added added

removed removed

Lines of Context:
roms/u-boot/include/configs/HH405.h
 
1
/*
 
2
 * (C) Copyright 2001-2004
 
3
 * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
 
4
 *
 
5
 * (C) Copyright 2005
 
6
 * Stefan Roese, DENX Software Engineering, sr@denx.de.
 
7
 *
 
8
 * (C) Copyright 2006
 
9
 * Matthias Fuchs, esd GmbH, matthias.fuchs@esd-electronics.com
 
10
 *
 
11
 * SPDX-License-Identifier:     GPL-2.0+
 
12
 */
 
13
 
 
14
/*
 
15
 * board/config.h - configuration options, board specific
 
16
 */
 
17
 
 
18
#ifndef __CONFIG_H
 
19
#define __CONFIG_H
 
20
 
 
21
/*
 
22
 * High Level Configuration Options
 
23
 * (easy to change)
 
24
 */
 
25
 
 
26
#define CONFIG_405EP            1       /* This is a PPC405 CPU         */
 
27
#define CONFIG_HH405            1       /* ...on a HH405 board          */
 
28
 
 
29
#define CONFIG_SYS_TEXT_BASE    0xFFF80000
 
30
 
 
31
#define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
 
32
#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
 
33
 
 
34
#define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
 
35
 
 
36
#define CONFIG_BOARD_TYPES      1       /* support board types          */
 
37
 
 
38
#define CONFIG_BAUDRATE         9600
 
39
#define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
 
40
 
 
41
#undef  CONFIG_BOOTARGS
 
42
#undef  CONFIG_BOOTCOMMAND
 
43
 
 
44
#define CONFIG_PREBOOT          "autoupd"
 
45
 
 
46
#define CONFIG_EXTRA_ENV_SETTINGS                                       \
 
47
        "pciconfighost=1\0"                                             \
 
48
        ""
 
49
 
 
50
#define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 
51
 
 
52
#define CONFIG_PPC4xx_EMAC
 
53
#undef  CONFIG_HAS_ETH1
 
54
 
 
55
#define CONFIG_MII              1       /* MII PHY management           */
 
56
#define CONFIG_PHY_ADDR         0       /* PHY address                  */
 
57
#define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
 
58
#define CONFIG_RESET_PHY_R      1       /* use reset_phy() to disable phy sleep mode */
 
59
 
 
60
#define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
 
61
 
 
62
/*
 
63
 * Video console
 
64
 */
 
65
#define CONFIG_VIDEO                    /* for sm501 video support      */
 
66
 
 
67
#ifdef CONFIG_VIDEO
 
68
#define CONFIG_VIDEO_SM501
 
69
#if 0
 
70
#define CONFIG_VIDEO_SM501_32BPP
 
71
#else
 
72
#define CONFIG_VIDEO_SM501_16BPP
 
73
#endif
 
74
#define CONFIG_VIDEO_SM501_FBMEM_OFFSET 0x10000
 
75
#define CONFIG_CFB_CONSOLE
 
76
#define CONFIG_VIDEO_LOGO
 
77
#define CONFIG_VGA_AS_SINGLE_DEVICE
 
78
#define CONFIG_CONSOLE_EXTRA_INFO
 
79
#define CONFIG_VIDEO_SW_CURSOR
 
80
#define CONFIG_SPLASH_SCREEN
 
81
#define CONFIG_SYS_CONSOLE_IS_IN_ENV
 
82
#define CONFIG_SPLASH_SCREEN
 
83
#define CONFIG_VIDEO_BMP_GZIP           /* gzip compressed bmp images   */
 
84
#define CONFIG_SYS_VIDEO_LOGO_MAX_SIZE  (2 << 20)       /* for decompressed img */
 
85
 
 
86
#endif /* CONFIG_VIDEO */
 
87
 
 
88
 
 
89
/*
 
90
 * BOOTP options
 
91
 */
 
92
#define CONFIG_BOOTP_BOOTFILESIZE
 
93
#define CONFIG_BOOTP_BOOTPATH
 
94
#define CONFIG_BOOTP_GATEWAY
 
95
#define CONFIG_BOOTP_HOSTNAME
 
96
 
 
97
 
 
98
/*
 
99
 * Command line configuration.
 
100
 */
 
101
#include <config_cmd_default.h>
 
102
 
 
103
#define CONFIG_CMD_DHCP
 
104
#define CONFIG_CMD_PCI
 
105
#define CONFIG_CMD_IRQ
 
106
#define CONFIG_CMD_IDE
 
107
#define CONFIG_CMD_FAT
 
108
#define CONFIG_CMD_EXT2
 
109
#define CONFIG_CMD_ELF
 
110
#define CONFIG_CMD_NAND
 
111
#define CONFIG_CMD_I2C
 
112
#define CONFIG_CMD_DATE
 
113
#define CONFIG_CMD_MII
 
114
#define CONFIG_CMD_PING
 
115
#define CONFIG_CMD_EEPROM
 
116
 
 
117
#ifdef CONFIG_VIDEO
 
118
#define CONFIG_CMD_BMP
 
119
#endif
 
120
 
 
121
#define CONFIG_MAC_PARTITION
 
122
#define CONFIG_DOS_PARTITION
 
123
 
 
124
#define CONFIG_SUPPORT_VFAT
 
125
 
 
126
#define CONFIG_AUTO_UPDATE      1       /* autoupdate via compactflash  */
 
127
#undef CONFIG_AUTO_UPDATE_SHOW          /* use board show routine       */
 
128
 
 
129
#undef  CONFIG_BZIP2     /* include support for bzip2 compressed images */
 
130
#undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 
131
 
 
132
#define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 
133
 
 
134
/*
 
135
 * Miscellaneous configurable options
 
136
 */
 
137
#define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 
138
 
 
139
#undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 
140
 
 
141
#if defined(CONFIG_CMD_KGDB)
 
142
#define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 
143
#else
 
144
#define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 
145
#endif
 
146
#define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 
147
#define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 
148
#define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 
149
 
 
150
#define CONFIG_SYS_DEVICE_NULLDEV      1       /* include nulldev device       */
 
151
 
 
152
#undef  CONFIG_SYS_CONSOLE_INFO_QUIET          /* print console @ startup       */
 
153
 
 
154
#define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 
155
 
 
156
#define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 
157
#define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 
158
 
 
159
#define CONFIG_CONS_INDEX       2       /* Use UART1                    */
 
160
#define CONFIG_SYS_NS16550
 
161
#define CONFIG_SYS_NS16550_SERIAL
 
162
#define CONFIG_SYS_NS16550_REG_SIZE     1
 
163
#define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 
164
 
 
165
#undef  CONFIG_SYS_EXT_SERIAL_CLOCK           /* no external serial clock used */
 
166
#define CONFIG_SYS_BASE_BAUD       691200
 
167
 
 
168
/* The following table includes the supported baudrates */
 
169
#define CONFIG_SYS_BAUDRATE_TABLE      \
 
170
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 
171
         57600, 115200, 230400, 460800, 921600 }
 
172
 
 
173
#define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 
174
#define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 
175
 
 
176
#define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 
177
 
 
178
#define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 
179
 
 
180
#define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
 
181
 
 
182
/*-----------------------------------------------------------------------
 
183
 * RTC stuff
 
184
 *-----------------------------------------------------------------------
 
185
 */
 
186
#define CONFIG_RTC_DS1338
 
187
#define CONFIG_SYS_I2C_RTC_ADDR 0x68
 
188
 
 
189
/*-----------------------------------------------------------------------
 
190
 * NAND-FLASH stuff
 
191
 *-----------------------------------------------------------------------
 
192
 */
 
193
#define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 
194
#define CONFIG_SYS_MAX_NAND_DEVICE      1         /* Max number of NAND devices */
 
195
#define NAND_BIG_DELAY_US       25
 
196
 
 
197
#define CONFIG_SYS_NAND_CE             (0x80000000 >> 1)   /* our CE is GPIO1  */
 
198
#define CONFIG_SYS_NAND_RDY            (0x80000000 >> 4)   /* our RDY is GPIO4 */
 
199
#define CONFIG_SYS_NAND_CLE            (0x80000000 >> 2)   /* our CLE is GPIO2 */
 
200
#define CONFIG_SYS_NAND_ALE            (0x80000000 >> 3)   /* our ALE is GPIO3 */
 
201
 
 
202
#define CONFIG_SYS_NAND_SKIP_BAD_DOT_I 1       /* ".i" read skips bad blocks   */
 
203
#define CONFIG_SYS_NAND_QUIET          1
 
204
 
 
205
/*-----------------------------------------------------------------------
 
206
 * PCI stuff
 
207
 *-----------------------------------------------------------------------
 
208
 */
 
209
#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 
210
#define PCI_HOST_FORCE  1               /* configure as pci host        */
 
211
#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 
212
 
 
213
#define CONFIG_PCI                      /* include pci support          */
 
214
#define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 
215
#define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 
216
#define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 
217
                                        /* resource configuration       */
 
218
 
 
219
#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 
220
 
 
221
#define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
 
222
 
 
223
#define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 
224
#define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 
225
#define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 
226
#define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
 
227
#define CONFIG_SYS_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 
228
#define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 
229
#define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
 
230
#define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 
231
#define CONFIG_SYS_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 
232
 
 
233
/*-----------------------------------------------------------------------
 
234
 * IDE/ATA stuff
 
235
 *-----------------------------------------------------------------------
 
236
 */
 
237
#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
 
238
#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 
239
#define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 
240
 
 
241
#define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
 
242
#define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
243
 
 
244
#define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
 
245
#define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 
246
 
 
247
#define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
 
248
#define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register accesses  */
 
249
#define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers       */
 
250
 
 
251
/*
 
252
 * For booting Linux, the board info and command line data
 
253
 * have to be in the first 8 MB of memory, since this is
 
254
 * the maximum mapped by the Linux kernel during initialization.
 
255
 */
 
256
#define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 
257
/*-----------------------------------------------------------------------
 
258
 * FLASH organization
 
259
 */
 
260
#define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 
261
 
 
262
#define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 
263
#define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 
264
 
 
265
#define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 
266
#define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 
267
 
 
268
#define CONFIG_SYS_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 
269
#define CONFIG_SYS_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 
270
#define CONFIG_SYS_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 
271
/*
 
272
 * The following defines are added for buggy IOP480 byte interface.
 
273
 * All other boards should use the standard values (CPCI405 etc.)
 
274
 */
 
275
#define CONFIG_SYS_FLASH_READ0         0x0000  /* 0 is standard                        */
 
276
#define CONFIG_SYS_FLASH_READ1         0x0001  /* 1 is standard                        */
 
277
#define CONFIG_SYS_FLASH_READ2         0x0002  /* 2 is standard                        */
 
278
 
 
279
#define CONFIG_SYS_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 
280
 
 
281
#if 0 /* test-only */
 
282
#define CONFIG_SYS_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 
283
#define CONFIG_SYS_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 
284
#endif
 
285
 
 
286
/*-----------------------------------------------------------------------
 
287
 * Start addresses for the final memory configuration
 
288
 * (Set up by the startup code)
 
289
 * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 
290
 */
 
291
#define CONFIG_SYS_SDRAM_BASE           0x00000000
 
292
#define CONFIG_SYS_FLASH_BASE           0xFFF80000
 
293
#define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 
294
#define CONFIG_SYS_MONITOR_LEN          (512 * 1024)    /* Reserve 512 kB for Monitor   */
 
295
#define CONFIG_SYS_MALLOC_LEN           (4 << 20)       /* Reserve 4 MB for malloc()    */
 
296
 
 
297
#if (CONFIG_SYS_MONITOR_BASE < FLASH_BASE0_PRELIM)
 
298
# define CONFIG_SYS_RAMBOOT             1
 
299
#else
 
300
# undef CONFIG_SYS_RAMBOOT
 
301
#endif
 
302
 
 
303
/*-----------------------------------------------------------------------
 
304
 * Environment Variable setup
 
305
 */
 
306
#define CONFIG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 
307
#define CONFIG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 
308
#define CONFIG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 
309
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
310
 
 
311
#define CONFIG_SYS_NVRAM_BASE_ADDR      0xF4080000              /* NVRAM base address   */
 
312
#define CONFIG_SYS_NVRAM_SIZE           0x8000                  /* NVRAM size           */
 
313
 
 
314
/*-----------------------------------------------------------------------
 
315
 * I2C EEPROM (CAT24WC16) for environment
 
316
 */
 
317
#define CONFIG_SYS_I2C
 
318
#define CONFIG_SYS_I2C_PPC4XX
 
319
#define CONFIG_SYS_I2C_PPC4XX_CH0
 
320
#if 0 /* test-only */
 
321
#define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
 
322
#else
 
323
#define CONFIG_SYS_I2C_PPC4XX_SPEED_0           100000
 
324
#endif
 
325
#define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
 
326
 
 
327
#define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT24WC08             */
 
328
#define CONFIG_SYS_EEPROM_WREN         1
 
329
 
 
330
#if 1 /* test-only */
 
331
/* CAT24WC08/16... */
 
332
#define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1       /* Bytes of address             */
 
333
/* mask of address bits that overflow into the "EEPROM chip address"    */
 
334
#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
 
335
#define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 
336
                                        /* 16 byte page write mode using*/
 
337
                                        /* last 4 bits of the address   */
 
338
#else
 
339
/* CAT24WC32/64... */
 
340
#define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  2       /* Bytes of address             */
 
341
/* mask of address bits that overflow into the "EEPROM chip address"    */
 
342
#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x01
 
343
#define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 5     /* The Catalyst CAT24WC32 has   */
 
344
                                        /* 32 byte page write mode using*/
 
345
                                        /* last 5 bits of the address   */
 
346
#endif
 
347
#define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 
348
 
 
349
/*-----------------------------------------------------------------------
 
350
 * External Bus Controller (EBC) Setup
 
351
 */
 
352
 
 
353
#define CAN_BA          0xF0000000          /* CAN Base Address                 */
 
354
#define LCD_BA          0xF1000000          /* Epson LCD Base Address           */
 
355
#define CONFIG_SYS_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
 
356
#define CONFIG_SYS_NVRAM_BASE  0xF4080000          /* NVRAM Base Address               */
 
357
 
 
358
/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 
359
#define CONFIG_SYS_EBC_PB0AP           0x92015480
 
360
#define CONFIG_SYS_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
361
 
 
362
/* Memory Bank 1 (Flash Bank 1, NAND-FLASH & NVRAM) initialization              */
 
363
#define CONFIG_SYS_EBC_PB1AP           0x92015480
 
364
#define CONFIG_SYS_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 
365
 
 
366
/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
 
367
#define CONFIG_SYS_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 
368
#define CONFIG_SYS_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
369
 
 
370
/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
 
371
#define CONFIG_SYS_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 
372
#define CONFIG_SYS_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
373
 
 
374
/* Memory Bank 4 (Epson LCD) initialization                                     */
 
375
#define CONFIG_SYS_EBC_PB4AP   0x03805380   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=0 */
 
376
#define CONFIG_SYS_EBC_PB4CR   LCD_BA | 0x7A000    /* BAS=0xF10,BS=8MB,BU=R/W,BW=16bit */
 
377
 
 
378
/*-----------------------------------------------------------------------
 
379
 * LCD Setup
 
380
 */
 
381
 
 
382
#define CONFIG_SYS_LCD_BIG_MEM         0xF1200000  /* Epson S1D13806 Mem Base Address  */
 
383
#define CONFIG_SYS_LCD_BIG_REG         0xF1000000  /* Epson S1D13806 Reg Base Address  */
 
384
#define CONFIG_SYS_LCD_SMALL_MEM       0xF1400000  /* Epson S1D13704 Mem Base Address  */
 
385
#define CONFIG_SYS_LCD_SMALL_REG       0xF140FFE0  /* Epson S1D13704 Reg Base Address  */
 
386
 
 
387
/*-----------------------------------------------------------------------
 
388
 * Universal Interrupt Controller (UIC) Setup
 
389
 */
 
390
 
 
391
/*
 
392
 * define UIC_EXT0 ... UIC_EXT6 if external interrupt is active high
 
393
 */
 
394
#define CONFIG_SYS_UIC0_POLARITY       (0xFFFFFF80 | UIC_MASK(VECNUM_EIRQ6))
 
395
 
 
396
/*-----------------------------------------------------------------------
 
397
 * FPGA stuff
 
398
 */
 
399
 
 
400
#define CONFIG_SYS_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
 
401
 
 
402
#define LCD_CLK_OFF             0x0000      /* Off                           */
 
403
#define LCD_CLK_02083           0x1000      /* 2.083 MHz                     */
 
404
#define LCD_CLK_03135           0x2000      /* 3.135 MHz                     */
 
405
#define LCD_CLK_04165           0x3000      /* 4.165 MHz                     */
 
406
#define LCD_CLK_06250           0x4000      /* 6.250 MHz                     */
 
407
#define LCD_CLK_08330           0x5000      /* 8.330 MHz                     */
 
408
#define LCD_CLK_12500           0x6000      /* 12.50 MHz                     */
 
409
#define LCD_CLK_25000           0x7000      /* 25.00 MHz                     */
 
410
 
 
411
#define CONFIG_SYS_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 
412
#define CONFIG_SYS_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 
413
 
 
414
/* FPGA program pin configuration */
 
415
#define CONFIG_SYS_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 
416
#define CONFIG_SYS_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 
417
#define CONFIG_SYS_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 
418
#define CONFIG_SYS_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 
419
#define CONFIG_SYS_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 
420
 
 
421
/*-----------------------------------------------------------------------
 
422
 * Definitions for initial stack pointer and data area (in data cache)
 
423
 */
 
424
/* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 
425
#define CONFIG_SYS_TEMP_STACK_OCM        1
 
426
 
 
427
/* On Chip Memory location */
 
428
#define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 
429
#define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 
430
#define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 
431
#define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 
432
 
 
433
#define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 
434
#define CONFIG_SYS_INIT_SP_OFFSET      CONFIG_SYS_GBL_DATA_OFFSET
 
435
 
 
436
/*-----------------------------------------------------------------------
 
437
 * Definitions for GPIO setup (PPC405EP specific)
 
438
 *
 
439
 * GPIO0[0]     - External Bus Controller BLAST output
 
440
 * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 
441
 * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 
442
 * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 
443
 * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 
444
 * GPIO0[24-27] - UART0 control signal inputs/outputs
 
445
 * GPIO0[28-29] - UART1 data signal input/output
 
446
 * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
 
447
 */
 
448
#define CONFIG_SYS_GPIO0_OSRL           0x40000550
 
449
#define CONFIG_SYS_GPIO0_OSRH           0x00000110
 
450
#define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 
451
#define CONFIG_SYS_GPIO0_ISR1H          0x15555440
 
452
#define CONFIG_SYS_GPIO0_TSRL           0x00000000
 
453
#define CONFIG_SYS_GPIO0_TSRH           0x00000000
 
454
#define CONFIG_SYS_GPIO0_TCR            0xF7FE0017
 
455
 
 
456
#define CONFIG_SYS_LCD_ENDIAN           (0x80000000 >> 7)
 
457
#define CONFIG_SYS_EEPROM_WP            (0x80000000 >> 8)   /* GPIO8 */
 
458
#define CONFIG_SYS_TOUCH_RST            (0x80000000 >> 9)   /* GPIO9 */
 
459
#define CONFIG_SYS_LCD0_RST             (0x80000000 >> 30)
 
460
#define CONFIG_SYS_LCD1_RST             (0x80000000 >> 31)
 
461
 
 
462
/*
 
463
 * Default speed selection (cpu_plb_opb_ebc) in mhz.
 
464
 * This value will be set if iic boot eprom is disabled.
 
465
 */
 
466
#if 0
 
467
#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 
468
#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 
469
#endif
 
470
#if 0
 
471
#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 
472
#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 
473
#endif
 
474
#if 1
 
475
#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 
476
#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 
477
#endif
 
478
 
 
479
#endif  /* __CONFIG_H */